半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

mosfet(金属氧化半导体场效应晶体管)是大部分半导体器件的主要构件，当沟道长度小于100nm时，传统的mosfet中，由于围绕有源区的半导体衬底的半导体材料使源极和漏极区间互动，漏极与源极的距离也随之缩短，产生短沟道效应，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，如此使亚阀值漏电(subthrehholdleakage)现象更容易发生。

鳍式场效晶体管(finfieldeffecttransistor，finfet)是一种新的金属氧化半导体场效应晶体管，其结构通常在绝缘体上硅(soi)基片上形成，包括狭窄而孤立的硅条(即垂直型的沟道结构，也称鳍片)，鳍片两侧带有栅极结构。finfet结构使得器件更小，性能更高。

然而，随着半导体器件集成度的进一步提高，鳍式场效晶体管的性能有待进一步提高。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高鳍式场效晶体管的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一鳍部、以及分别位于第一鳍部两侧的第二鳍部和第三鳍部，所述第一鳍部到第二鳍部的距离与第一鳍部到第三鳍部的距离不同，所述第一鳍部的顶部表面具有掩膜层；在所述基底表面形成初始隔离层，所述初始隔离层覆盖第一鳍部的侧壁、以及掩膜层的部分侧壁；去除所述掩膜层，在所述初始隔离层内形成第一开口；在所述初始隔离层表面以及第一开口内形成牺牲膜，所述牺牲膜内具有位于第一开口上的第二开口，所述第二开口的深度小于第一开口。

可选的，所述基底、第一鳍部、第二鳍部和第三鳍部的形成步骤包括：提供初始基底，所述初始基底表面具有所述掩膜层，所述掩膜层暴露出部分初始的顶部表面；以所述掩膜层为掩膜，刻蚀所述初始基底，形成基底、位于基底上第一鳍部、以及位于第一鳍部两侧的第二鳍部和第三鳍部。

可选的，所述初始隔离层的形成步骤包括：在所述基底表面、第一鳍部的侧壁、以及掩膜层的侧壁和顶部表面形成隔离材料膜；平坦化所述隔离材料膜，直至暴露出掩膜层的顶部表面；平坦化所述隔离材料膜之后，去除部分隔离材料膜，暴露出掩膜层的部分侧壁，形成所述初始隔离层。

可选的，所述隔离材料膜的材料包括氧化硅；所述隔离材料膜的形成工艺包括流体化学气相沉积工艺。

可选的，所述第一开口底部暴露出第一鳍部一侧部分初始隔离层的顶部表面。

可选的，所述牺牲膜的形成工艺包括：原子层沉积工艺。

可选的，所述牺牲膜的厚度与第一开口沿鳍部宽度方向上尺寸的一半的差值大于50埃。

可选的，形成所述牺牲膜之后，所述形成方法还包括：去除部分牺牲膜，形成牺牲层，所述牺牲层内具有第三开口，所述第三开口的深度小于第二开口的深度。

可选的，所述牺牲层的形成工艺包括：湿法刻蚀工艺、certas或者siconi工艺。

可选的，形成所述牺牲层之后，所述形成方法还包括：去除所述牺牲层和部分初始隔离层，形成隔离层，所述隔离层的顶部表面低于第一鳍部的顶部表面，且覆盖第一鳍部的部分侧壁；形成所述隔离层之后，形成横跨第一鳍部的栅极结构，所述栅极结构覆盖第一鳍部的部分侧壁和顶部表面；在所述栅极结构两侧的第一鳍部内形成源漏掺杂区。

本发明还提供一种半导体结构，包括：基底，所述基底上具有第一鳍部、以及分别位于第一鳍部两侧的第二鳍部和第三鳍部，所述第一鳍部到第二鳍部的距离与第一鳍部到第三鳍部的距离不同；位于基底上的初始隔离层，所述初始隔离层覆盖第一鳍部的侧壁；位于所述初始隔离层的第一开口；位于所述初始隔离层和第一开口内的牺牲膜，所述牺牲膜内具有第二开口，所述第二开口的深度小于第一开口的深度。

可选的，初始隔离层的材料包括：氧化硅。

可选的，所述第一开口底部暴露出第一鳍部一侧部分初始隔离层的顶部表面。

可选的，所述牺牲膜的材料包括：氧化硅。

可选的，所述牺牲膜的厚度与第一开口沿鳍部宽度方向上尺寸的一半差值大于50埃。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，由于第一鳍部到第二鳍部的距离与第一鳍部到第三鳍部的距离不同，则后续形成初始隔离层时，所述第一鳍部两侧受到的应力不同，则所述第一鳍部与掩膜层之间容易发生错位，则后续去除掩膜层所形成的第一开口底部容易暴露出第一鳍部一侧的初始隔离层，而第一鳍部的另一侧却未暴露出初始隔离层，即：形成第一开口之后，第一鳍部两侧侧壁覆盖的初始隔离层容易存在厚度差。后续在第一开口内形成牺牲膜，所述牺牲膜内具有第二开口，所述第二开口的深度小于第一开口深度，因此，所述牺牲膜能够削弱第一鳍部两侧的厚度差，使得后续去除部分初始隔离层形成的隔离层后，暴露出的第一鳍部两侧的高度差异较小，有利于提高半导体器件的性能。

进一步，形成所述牺牲膜之后，所述形成方法还包括：去除部分牺牲膜，形成牺牲层，所述牺牲层内具有第三开口，所述第三开口的深度大于第二开口的深度，有利于后续进一步削弱隔离层暴露出第一鳍部两侧的厚度差。

附图说明

图1至图3是一种鳍式场效晶体管的形成方法各步骤的结构示意图；

图4至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，鳍式场效晶体管的性能较差。

图1至图3是一种鳍式场效晶体管的形成方法各步骤的结构示意图。

请参考图1，提供基底100，所述基底100上具有第一鳍部101、以及位于第一鳍部101两侧的第二鳍部102和第三鳍部103，所述第一鳍部101到第二鳍部102的距离与第一鳍部101到第三鳍部103的距离不同，所述第一鳍部101顶部具有掩膜层104；在所述基底100表面形成初始隔离层105，所述初始隔离层105覆盖第一鳍部101的侧壁、以及掩膜层104的部分侧壁。

请参考图2，去除所述掩膜层102，在所述初始隔离层103内形成开口106，所述开口106暴露出第一鳍部101一侧的初始隔离层103。

请参考图3，去除部分所述初始隔离层103，形成隔离层107，所述隔离层107的顶部表面低于第一鳍部101的顶部表面，且覆盖第一鳍部101的部分侧壁。

上述方法中，所述初始隔离层105的形成步骤包括：在所述基底100表面、以及第一鳍部101的侧壁和顶部表面形成隔离材料层；平坦化所述隔离材料层，直至暴露出掩膜层104的顶部表面；平坦化所述隔离材料层之后，去除部分隔离材料层，形成所述初始隔离层105。所述隔离材料层的材料包括氧化硅，所述隔离材料层的形成工艺包括流体化学气相沉积工艺。所述流体化学气相沉积工艺为高温制程工艺。

由于所述第一鳍部101到第二鳍部102的距离与第一鳍部101到第三鳍部103的距离不同，使得形成所述隔离材料层的过程中，第一鳍部101两侧受到的应力不同，则第一鳍部101易向应力较大的一侧倾斜，即：第一鳍部101与掩膜层104发生错位，则后续去除掩膜层104，所形成的开口106暴露出第一鳍部101一侧的初始隔离层105，而所述第一鳍部101顶部另一侧却未暴露出初始隔离层105的顶部表面，即：形成所述开口106之后，所述第一鳍部101两侧的初始隔离层105存在高度差，则后续去除部分初始隔离层105形成的隔离层107暴露出第一鳍部101两侧的高度不同，则不利于提高半导体器件的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：去除所述掩膜层，在所述初始隔离层内形成第一开口，所述第一开口底部暴露出第一鳍部一侧初始隔离层的部分顶部表面；在所述初始隔离层表面以及第一开口内形成牺牲膜，所述牺牲膜内具有第二开口，所述第二开口的深度小于一开口的深度。所述方法形成的半导体器件性能较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图4，提供基底200，所述基底200表面具有第一鳍部201、以及位于第一鳍部201两侧的第二鳍部202和第三鳍部203，所述第一鳍部201到第二鳍部202的距离与第一鳍部201到第三鳍部203的距离不同，所述第一鳍部201的顶部具有掩膜层204；在所述基底200表面、第一鳍部201的侧壁、以及掩膜层204的侧壁和顶部表面形成隔离材料膜205。

在本实施例中，所述基底200、第一鳍部201、第二鳍部202和第三鳍部203的形成步骤包括：提供初始基底，所述初始衬底表面具有掩膜层204，所述掩膜层204暴露出部分初始基底的顶部表面；以所述掩膜层204为掩膜，刻蚀所述初始衬底，形成所述基底200、位于所述基底200上的第一鳍部201、以及位于第一鳍部201两侧的第二鳍部202和第三鳍部203。

本实施例中，所述初始衬底的材料为硅，相应的，所述基底200、第一鳍部201、第二鳍部202和第三鳍部203的材料为硅。

在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底，相应的，所述基底、第一鳍部、第二鳍部和第三鳍部的材料包括：锗、硅锗、绝缘体上硅或者绝缘体上锗。

所述掩膜层204的材料包括：氮化硅或者氮化钛。

所述掩膜层204用于形成基底200、第一鳍部201、第二鳍部202和第三鳍部203的掩膜，因此，所述掩膜层204沿第一鳍部201宽度方向上与第一鳍部201的宽度相同，且所述掩膜层204覆盖第一鳍部201的顶部表面。所述第一鳍部201的宽度方向具体指的是：垂直于第一鳍部201的延伸方向(x方向)。

以所述掩膜层204为掩膜，刻蚀所述初始衬底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述隔离材料膜205的材料包括：氧化硅，所述隔离材料膜205的形成工艺包括：流体化学气相沉积工艺，所述流体化学气相沉积工艺的形成步骤包括：在所述基底200表面、第一鳍部201的侧壁和顶部表面、第二鳍部202的侧壁和顶部表面、以及第三鳍部203的侧壁和顶部表面形成前驱体；对所述前驱体进行固化处理，使所述前驱体固化，形成隔离材料膜203。

所述固化工艺为高温工艺，有利于前驱体完全转化为氧化硅，所述氧化硅具有较好的隔离作用。

然而，第一鳍部201到第二鳍部202的距离与第一鳍部201到第三鳍部203的距离不等，使得第一鳍部201两侧高温工艺的影响不同，则所述掩膜层204与第一鳍部201沿第一鳍部201宽度方向(x方向)上发生错位。即：所述掩膜层204位于第一鳍部201的部分顶部表面以及第一鳍部201顶部一侧的隔离材料膜205上。

请参考图5，平坦化所述隔离材料膜205，直至暴露出掩膜层204的顶部表面。

平坦化所述隔离材料膜205的工艺包括：化学机械研磨工艺。

平坦化所述隔离材料膜205，暴露出掩膜层204的顶部表面，有利于后续去除掩膜层204。

去除所述掩膜层204之前，去除部分所述隔离材料膜204，暴露出掩膜层204的部分侧壁，具体请参考图6。

请参考图6，去除部分所述隔离材料膜205(见图5)，暴露出掩膜层204的部分侧壁，形成初始隔离层206。

去除部分所述隔离材料膜206，暴露出掩膜层204的部分侧壁，而并非完全暴露出掩膜层204的侧壁的意义在于：所述掩膜层204侧壁的初始隔离层206能够阻挡掩膜层204发生倾倒，且所述倾倒现象难以预料，因此，能够有效地避免掩膜层204倾倒带来的后续初始隔离层206难以去除的问题，有利于提高工艺制程的可控性，提高半导体器件的性能。

请参考图7，去除所述掩膜层204(见图6)，在所述初始隔离层206内形成第一开口207，所述第一开口207暴露出第一鳍部201一侧初始隔离层206顶部。

去除所述掩膜层204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一开口207用于后续容纳牺牲膜。

请参考图8，在所述第一开口207(见图7)和初始隔离层206表面形成牺牲膜208，所述牺牲膜208内具有第二开口209，所述第二开口209的深度小于第一开口207(见图7)的深度。

所述牺牲膜208的材料包括：氧化硅，所述牺牲膜208的形成工艺包括：原子层沉积工艺。

所述牺牲膜208采用原子层沉积工艺的优势在于：使得所述牺牲膜208的厚度可控性好，能减少由于制程增加导致的变异性，维持整体制程稳定。

并且，采用原子层沉积工艺形成的牺牲膜208具有流动性，使得对第一开口207的填充能力较强，所述牺牲膜208内的第二开口209的深度小于第一开口207，所述牺牲膜208用于平衡第一鳍部201两侧的厚度差，使得后续去除牺牲膜208和部分初始隔离层206所形隔离层暴露出第一鳍部201两侧的高度差异性较小，有利于提高半导体器件的性能。

所述牺牲膜208的厚度与第一开口207沿第一鳍部201宽度方向上的尺寸之差大于50埃。

请参考图9，去除部分所述牺牲膜208，形成牺牲层210，所述牺牲层210内具有第三开口211，所述第三开口211的深度小于第二开口209(见图8)的深度。

去除部分所述牺牲膜208的工艺包括：湿法刻蚀工艺、certas或者siconi工艺。

在本实施例中，去除部分所述牺牲膜208的工艺为湿法刻蚀工艺。

在本实施例中，采用湿法刻蚀工艺去除部分所述牺牲膜208时，所述刻蚀剂不仅具有沿垂直于基底200表面方向上的刻蚀速率，还具有沿平行于基底200表面方向上的刻蚀速率，有利于进一步减小第一鳍部201两侧的高度差，则后续去除部分所述牺牲层210和初始隔离层206，所形成的隔离层暴露出第一鳍部201的高度差异性较小，有利于提高半导体器件的性能。

在其他实施例中，不去除部分所述牺牲膜，后续直接去除部分牺牲膜和初始隔离层，形成隔离层，所述隔离层的顶部表面低于第一鳍部的顶部表面，且覆盖第一鳍部的部分侧壁。

请参考图10和图11，图11是图10沿a-a1线的剖面示意图，图10是图11沿b-b1线的剖面示意图，去除牺牲层210和部分初始隔离层206，形成隔离层212，所述隔离层212的顶部表面低于第一鳍部201的顶部表面，且覆盖第一鳍部201的部分侧壁。

需要说明的是，图10与图9的剖面方向一致。

去除牺牲层210和部分初始隔离层206的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在形成所述隔离层212的过程中，所述第一鳍部201两侧材料的差异性较小，则所形成的隔离层212暴露出第一鳍部201两侧的高度差异性较小，有利于提高半导体器件的性能。

形成所述隔离层212之后，所述形成方法包括：形成横跨第一鳍部201的栅极结构，所述栅极结构覆盖第一鳍部201的部分侧壁和顶部表面；在所述栅极结构两侧的第一鳍部201内形成源漏掺杂区。

所述栅极结构包括：位于第一鳍部201部分侧壁和顶部表面的栅介质层和位于所述栅介质层顶部表面的栅极层。

所述栅介质层的材料包括氧化硅，所述栅介质层的形成工艺包括：原位水汽生成工艺或者化学氧化工艺。

所述栅极层的材料包括：硅。

所述源漏掺杂区的形成步骤包括：在所述栅极结构两侧的第一鳍部201内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入掺杂离子，形成所述源漏掺杂区。

所述源漏开口的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述外延层的材料和掺杂离子的导电类型与晶体管的类型相关。具体的，晶体管的类型为nmos晶体管时，所述外延层的材料包括：碳化硅或者硅，所述掺杂离子为n型离子，如：磷离子或者砷离子；晶体管为pmos晶体管时，所述外延层的材料包括硅锗或者硅，所述掺杂离子为p型离子，如：硼离子。

相应的，本发明还提供一种半导体结构，请参考图8，包括：

基底200，所述基底200上具有第一鳍部201、以及位于第一鳍部201两侧的第二鳍部202和第三鳍部203，所述第一鳍部201到第二鳍部202的距离与第一鳍部201到第三鳍部203的距离不同；

位于基底200上的初始隔离层206，所述初始隔离层206覆盖第一鳍部201的侧壁；

位于所述初始隔离层206的第一开口207(见图7)，所述第一开口207底部暴露出第一鳍部201一侧的部分初始隔离层206；

位于所述初始隔离层206和第一开口207内的牺牲膜208，所述牺牲膜208内具有第二开口209，所述第二开口209的深度小于第一开口207的深度。

初始隔离层206的材料包括：氧化硅。

所述牺牲膜208的材料包括：氧化硅。

所述牺牲膜208的厚度与第一开口207沿鳍部201宽度方向上尺寸的一半的差值大于50埃。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。