本发明属于半导体功率器件技术领域，具体的说是涉及一种有两种载流子导电的超结功率mosfet。
背景技术：
超结功率mosfet(metal-oxide-semiconductorfieldeffecttransistor，即金属-氧化物-半导体场效应晶体管)是为改善传统功率mosfet中击穿电压(bv)与比导通电阻(ron,sp)之间的矛盾而提出的结构，其结构参见附图1。它将击穿电压与比导通电阻之间的关系由传统功率mosfet的ron,sp∝bv2.5改写为ron,sp∝bv1.3，极大地降低了功率mosfet的导通电阻，减小了芯片的面积，因此被广泛地应用于中低功率电源设备中。超结功率mosfet是一个多子导电器件，导通时只有一种载流子参与导电，比如在n型沟道器件中，只有电子参与导电，电子在超结结构的n柱中流动；与此同时超结结构中的p柱则对器件导通电流的能力没有贡献，它的作用在于正向阻断时提供电离受主杂质，以便吸收n柱中的电离施主杂质发出的电力线，从而提高器件的击穿电压。因此，如何利用p柱导电进一步提高器件导通电流的能力，降低器件的比导通电阻，减小芯片面积则成为新的研究方向。
基于上述研究方向提出的超结功率igbt(绝缘栅双极型晶体管：insulatedgatebipolartransistor)结构是一种行而有效的方案，其结构参见附图2，它将电子和空穴这两种载流子都利用起来导通电流，其中电子和空穴是以非平衡载流子的形式参与导电，它们在漂移区中形成电导调制，极大地降低了器件的比导通电阻。然而，该器件在关断时必须把这些非平衡的电子和空穴都抽取出去，因而增大了关断时间。
综上可知，现有技术中尚没有一种技术能够行之有效的实现在超结功率mosfet中实现两种载流子同时参与导电的同时达到不形成电导调制的目的。
技术实现要素：
鉴于已有技术存在的缺陷，本发明的目的是要提供一种超结功率mosfet，以达到在超结mosfet中实现了两种载流子同时参与导电且保证同时不形成电导调制的目的。
为了实现上述目的，本发明的技术方案：
一种超结功率mosfet，其特征在于，其元胞结构包括：
耐压层，其由相互接触的具有某一种导电类型的半导体第一漂移区以及具有与所述半导体第一漂移区的导电类型相反的导电类型的半导体第二漂移区构成；
半导体衬底区，其与所述半导体第一漂移区的导电类型相反且在所述半导体衬底区表面覆盖有作为漏电极的导体；
至少一个半导体体区，其与所述半导体第一漂移区的导电类型相反且与所述耐压层相互接触；
至少一个半导体源区，与所述半导体第一漂移区的导电类型相同且位于所述半导体体区内；同时部分所述半导体源区和部分所述半导体体区通过导体相连以构成器件的源电极；
栅绝缘层，其被覆盖在部分所述半导体源区、部分所述半导体体区以及部分所述耐压层的表面，并通过覆盖在所述栅绝缘层表面上的半导体多晶硅栅区以及部分覆盖在所述半导体多晶硅栅区上的导体构成栅电极，所述半导体多晶硅栅区与所述半导体第一漂移区所对应的导电类型相同；并由部分所述半导体源区、部分所述半导体体区、所述栅绝缘层、所述半导体多晶硅栅区、所述栅电极和部分所述耐压层构成所述晶体管的栅极结构；
至少一个半导体缓冲区，其与所述半导体第一漂移区的导电类型相同且与所述半导体衬底区相互接触；
至少一个半导体少子阻挡区，其与所述半导体第一漂移区的导电类型相同且位于所述半导体缓冲区之外或者位于所述半导体缓冲区之内；
其中，部分所述源电极与所述栅极结构、所述半导体第一漂移区、所述半导体少子阻挡区、所述半导体衬底区和所述漏电极构成与所述半导体第一漂移区的导电类型相同的mosfet；部分所述源电极与所述半导体体区、所述半导体第二漂移区、所述半导体缓冲区、部分所述半导体衬底区和所述漏电极构成与所述半导体第一漂移区的导电类型相反的双极结型晶体管。
进一步地，所述导电类型为n型或者p型。
进一步地，所述超结功率mosfet所采用的半导体材料包括但不限于硅、砷化镓、氮化镓或者碳化硅中的任意一种。
进一步地，当所述半导体少子阻挡区位于所述半导体缓冲区之外时，所述半导体少子阻挡区相对于所述半导体缓冲区在纵向方向上的厚度增加。
进一步地，所述半导体少子阻挡区的掺杂浓度不低于所述半导体缓冲区的掺杂浓度。
进一步地，所述栅极结构为平面型栅极结构或者沟槽型栅极结构。
进一步地，所述元胞栅极结构的形状包括但不限于条形、六角形、矩形或者圆形中的任意一种。
进一步地，所述耐压层中半导体第一漂移区和半导体第二漂移区所形成的超结结构的排列方式包括但不限于条形、六角形、矩形或者圆形中的任意一种。
与现有技术相比，本发明的有益效果：
本发明有效实现了在超结功率mosfet中实现两种载流子同时参与导电且保证同时不形成电导调制的目的，具体的通过mosfet栅极结构及受mosfet驱动的双极结型晶体管使第一种导电类型和第二种导电类型的载流子分别在所述半导体第一漂移区和所述半导体第二漂移区中流动，同时通过所述半导体少子阻挡区阻挡第二种导电类型的载流子进入所述半导体第一漂移区中，从而避免在所述耐压层中形成电导调制；其中，对于所述第一种导电类型的mosfet来讲，第二种导电类型的载流子是少数载流子，因此所述阻挡区被称为半导体少子阻挡区。
附图说明
图1为常规的超结功率mosfet的结构示意图；
图2为超结功率igbt的结构示意图；
图3为本发明所述的实例1对应的超结功率mosfet的结构示意图；
图4为本发明所述的实例2对应的超结功率mosfet的结构示意图；
图5为本发明所述的实例3对应的超结功率mosfet的结构示意图；
图6为本发明所述的实例4对应的超结功率mosfet的结构示意图；
图7为本发明所述的实例5对应的超结功率mosfet的结构示意图；
图8为本发明所述的实例6对应的超结功率mosfet的结构示意图。
图中：01、漏电极，02、源电极，03、栅电极，10、半导体源区，11、半导体第一漂移区，13、半导体缓冲区，14、第一半导体少子阻挡区，15、第二半导体少子阻挡区，20、半导体体区，21、半导体第二漂移区，22、半导体衬底区，30、半导体多晶硅栅区，40、栅绝缘层。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施例提供了一种超结功率mosfet所对应的元胞结构。该超结功率mosfet，其元胞结构包括：耐压层，其由相互接触的具有某一种导电类型的半导体第一漂移区以及具有与所述半导体第一漂移区的导电类型相反的导电类型的半导体第二漂移区构成，所述耐压层中半导体第一漂移区和半导体第二漂移区所形成的超结结构的排列方式包括但不限于条形、六角形、矩形或者圆形中的任意一种；半导体衬底区，其与所述半导体第一漂移区的导电类型相反且在所述半导体衬底区表面覆盖有作为漏电极的导体；至少一个半导体体区，其与所述半导体第一漂移区的导电类型相反且与所述耐压层相互接触；至少一个半导体源区，与所述半导体第一漂移区的导电类型相同且位于所述半导体体区内；同时部分所述半导体源区和部分所述半导体体区通过导体相连以构成器件的源电极；栅绝缘层，其被覆盖在部分所述半导体源区、部分所述半导体体区以及部分所述耐压层的表面，并通过覆盖在所述栅绝缘层表面上的半导体多晶硅栅区以及部分覆盖在所述半导体多晶硅栅区上的导体构成栅电极，所述半导体多晶硅栅区与所述半导体第一漂移区所对应的导电类型相同；并由部分所述半导体源区、部分所述半导体体区、所述栅绝缘层、所述半导体多晶硅栅区、所述栅电极和部分所述耐压层构成所述晶体管的栅极结构；至少一个半导体半缓冲区，其与所述半导体第一漂移区的导电类型相同且与所述半导体衬底区相互接触；至少一个半导体少子阻挡区，其与所述半导体第一漂移区的导电类型相同且位于所述半导体缓冲区之外或者位于所述半导体缓冲区之内；
其中，部分所述源电极与所述栅极结构、所述半导体第一漂移区、所述半导体少子阻挡区、所述半导体衬底区和所述漏电极构成与所述半导体第一漂移区的导电类型相同的mosfet；部分所述源电极与所述半导体体区、所述半导体第二漂移区、所述半导体缓冲区、部分所述半导体衬底区和所述漏电极构成与所述半导体第一漂移区的导电类型相反的双极结型晶体管。
上述半导体少子阻挡区与半导体缓冲区的结构位置关系有两种可选的实施方式，在一个可选的实施方式中，半导体少子阻挡区与所述半导体第一漂移区的导电类型相同且位于所述半导体缓冲区之外，即当所述半导体缓冲区位于所述半导体第二漂移区下方时，所述半导体少子阻挡区位于所述半导体第一漂移区与所述半导体衬底区之间且直接与所述半导体缓冲区相接触，同时在纵向方向上所述半导体少子阻挡区相对于所述半导体缓冲区的厚度增加；另一个可选的实施方式中，半导体少子阻挡区与所述半导体第一漂移区的导电类型相同且位于所述半导体缓冲区之内，即所述半导体少子阻挡区并不直接与耐压层以及半导体衬底区相接触；进一步地，上述半导体少子阻挡区位于所述半导体缓冲区之外时，在一个可选的实施方式中，所述半导体少子阻挡区的掺杂浓度高于所述半导体缓冲区的掺杂浓度，另一个可选的实施方式中，所述半导体少子阻挡区可以不用重掺杂，而使用与所述半导体缓冲区一样的掺杂水平，即所述半导体少子阻挡区的掺杂浓度与所述半导体缓冲区的掺杂浓度相同，其也可以通过进一步增加半导体少子阻挡区的厚度来阻挡少数载流子。
在一种可选的实施方式中，所述导电类型为n型或者p型即当所述半导体第一漂移区的导电类型为第一种导电类型-n型时，所述半导体第二漂移区导电类型为第二种导电类型-p型，所述第一种导电类型的载流子为电子，所述第二种导电类型的载流子为空穴；反之若当所述半导体第一漂移区的导电类型为第一种导电类型-p型时，所述半导体第二漂移区导电类型为第二种导电类型-n型，所述第一种导电类型的载流子为空穴，所述第二种导电类型的载流子为电子。
在一种可选的实施方式中，所述超结功率mosfet所采用的半导体材料包括但不限于硅、砷化镓、氮化镓或者碳化硅中的任意一种。
在一种可选的实施方式中，所述栅极结构为平面型栅极结构或者沟槽型栅极结构。
在一种可选的实施方式中，所述元胞栅极结构的形状包括但不限于条形、六角形、矩形或者圆形中的任意一种。
在一种可选的实施方式中，所述半导体衬底区的掺杂浓度大于1018cm-3。
下面通过几个可选的实施实例对上述内容进行说明：
如图3所示的实例1，该超结功率mosfet具有平面型栅极结构，其元胞结构包括：耐压层，其由相互接触的具有第一种导电类型的半导体第一漂移区11以及具有与所述半导体第一漂移区11的导电类型相反的导电类型即第二种导电类型的半导体第二漂移区21构成，其中，所述第一种导电类型为n型，则第二种导电类型为p型；半导体衬底区22，其导电类型为p型且在所述半导体衬底区22表面覆盖有作为漏电极01的导体；至少一个半导体体区20，其导电类型为p型且与所述耐压层相互接触；至少一个半导体源区10，其导电类型相为n型且位于所述半导体体区20内；同时部分所述半导体源区10和部分所述半导体体区20通过导体相连以构成器件的源电极02；栅绝缘层40，其被覆盖在部分所述半导体源区10、部分所述半导体体区20以及部分所述耐压层的表面，并通过覆盖在所述栅绝缘层40表面上的半导体多晶硅栅区30以及部分覆盖在半导体多晶硅栅区30上的导体构成栅电极03，所述半导体多晶硅栅区30的导电类型为n型；并由部分所述半导体源区10、部分所述半导体体区20、所述栅绝缘层40、所述半导体多晶硅栅区30、所述栅电极03和部分所述耐压层构成所述晶体管的栅极结构；至少一个半导体缓冲区13，其导电类型为n型且与所述半导体衬底区22相互接触；至少一个半导体少子阻挡区14，以通过所述半导体少子阻挡区14阻挡第二种导电类型的载流子进入所述半导体第一漂移区11中，从而避免在所述耐压层中形成电导调制，所述半导体少子阻挡区14直接与所述半导体缓冲区13相接触，其导电类型为n型且位于所述半导体缓冲区13之外，此为第一半导体少子阻挡区14，具体是指当所述半导体缓冲区13位于所述半导体第二漂移区21下方时，所述半导体少子阻挡区14位于所述半导体第一漂移区11与所述半导体衬底区22之间，同时使得所述半导体少子阻挡区14与所述半导体缓冲区13的边界位于所述半半导体第二漂移区21下方并在纵向方向上使得所述半导体少子阻挡区14相对于所述半导体缓冲区13的厚度增加；优选的，所述半导体少子阻挡区14的掺杂浓度高于所述半导体缓冲区13的掺杂浓度；
其中，部分所述源电极02与所述栅极结构、所述半导体第一漂移区11、所述半导体少子阻挡区14、所述半导体衬底区22和所述漏电极01构成导电类型为n型的mosfet，以使得第一导电类型的载流子主要在所述mosfet中流动；部分所述源电极02与所述半导体体区20、所述半导体第二漂移区21、所述半导体缓冲区13、部分所述半导体衬底区22和所述漏电极01构成导电类型为p型的双极结型晶体管-bjt，以使得第二导电类型的载流子主要在所述bjt中流动。
如图4所示的实例2，该超结功率mosfet具有平面型栅极结构，其元胞结构包括：耐压层，其由相互接触的具有第一种导电类型的半导体第一漂移区11以及具有与所述半导体第一漂移区11的导电类型相反的导电类型即第二种导电类型的半导体第二漂移区21构成，其中，所述第一种导电类型为n型，则第二种导电类型为p型；半导体衬底区22，其导电类型为p型且在所述半导体衬底区22表面覆盖有作为漏电极01的导体；至少一个半导体体区20，其导电类型为p型且与所述耐压层相互接触；至少一个半导体源区10，其导电类型相为n型且位于所述半导体体区20内；同时部分所述半导体源区10和部分所述半导体体区20通过导体相连以构成器件的源电极02；栅绝缘层40，其被覆盖在部分所述半导体源区10、部分所述半导体体区20以及部分所述耐压层的表面，并通过覆盖在所述栅绝缘层40表面上的半导体多晶硅栅区30以及部分覆盖在半导体多晶硅栅区30上的导体构成栅电极03，所述半导体多晶硅栅区30的导电类型为n型；并由部分所述半导体源区10、部分所述半导体体区20、所述栅绝缘层40、所述半导体多晶硅栅区30、所述栅电极03和部分所述耐压层构成所述晶体管的栅极结构；至少一个半导体缓冲区13，其导电类型为n型且与所述半导体衬底区22、所述半导体第一漂移区11和所述半导体第二漂移区21相互接触；所述半导体缓冲区13依厚度分为两部分，较厚的一分部位于所述半导体第一漂移区11下方，较薄的一分部位于所述半导体第二漂移区21下方；所述半导体缓冲区13较厚的那一部分同时用作半导体少子阻挡区阻挡第二种导电类型的载流子进入所述半导体第一漂移区11中，从而避免在所述耐压层中形成电导调制；优选的，半导体少子阻挡区半导体缓冲区可以通过进一步增加所述半导体缓冲区13较厚的那一部分半导体少子阻挡区的厚度来阻挡少数载流子；
其中，部分所述源电极02与所述栅极结构、所述半导体第一漂移区11、所述半导体少子阻挡区14、所述半导体衬底区22和所述漏电极01构成导电类型为n型的mosfet，以使得第一导电类型的载流子主要在所述mosfet中流动；部分所述源电极02与所述半导体体区20、所述半导体第二漂移区21、所述半导体缓冲区13、部分所述半导体衬底区22和所述漏电极01构成导电类型为p型的双极结型晶体管-bjt，以使得第二导电类型的载流子主要在所述bjt中流动。
如图5所示的实例3，该超结功率mosfet具有平面型栅极结构，其元胞结构包括：耐压层，其由相互接触的具有第一种导电类型的半导体第一漂移区11以及具有与所述半导体第一漂移区11的导电类型相反的导电类型即第二种导电类型的半导体第二漂移区21构成，其中，所述第一种导电类型为n型，则第二种导电类型为p型；半导体衬底区22，其导电类型为p型且在所述半导体衬底区22表面覆盖有作为漏电极01的导体；至少一个半导体体区20，其导电类型为p型且与所述耐压层相互接触；至少一个半导体源区10，其导电类型相为n型且位于所述半导体体区20内；同时部分所述半导体源区10和部分所述半导体体区20通过导体相连以构成器件的源电极02；栅绝缘层40，其被覆盖在部分所述半导体源区10、部分所述半导体体区20以及部分所述耐压层的表面，并通过覆盖在所述栅绝缘层40表面上的半导体多晶硅栅区30以及部分覆盖在半导体多晶硅栅区30上的导体构成栅电极03，所述半导体多晶硅栅区30的导电类型为n型；并由部分所述半导体源区10、部分所述半导体体区20、所述栅绝缘层40、所述半导体多晶硅栅区30、所述栅电极03和部分所述耐压层构成所述晶体管的栅极结构；至少一个半导体缓冲区13，其导电类型为n型且与所述半导体衬底区22相互接触；至少一个半导体少子阻挡区，以通过所述半导体少子阻挡区阻挡第二种导电类型的载流子进入所述半导体第一漂移区11中，从而避免在所述耐压层中形成电导调制，所述半导体少子阻挡区直接与所述半导体缓冲区13相接触，其导电类型为n型且位于所述半导体缓冲区13之内，此为第二半导体少子阻挡区15，即所述半导体少子阻挡区并不直接与耐压层以及半导体衬底区22相接触而是直接埋在所述半导体缓冲区13中；
其中，部分所述源电极02与所述栅极结构、所述半导体第一漂移区11、所述半导体少子阻挡区、所述半导体衬底区22和所述漏电极01构成导电类型为n型的mosfet，以使得第一导电类型的载流子主要在所述mosfet中流动；部分所述源电极02与所述半导体体区20、所述半导体第二漂移区21、所述半导体缓冲区13、部分所述半导体衬底区22和所述漏电极01构成导电类型为p型的双极结型晶体管-bjt，以使得第二导电类型的载流子主要在所述bjt中流动。
如图6所示的实例4，该超结功率mosfet具有沟槽型栅极结构，其元胞结构包括：耐压层，其由相互接触的具有第一种导电类型的半导体第一漂移区11以及具有与所述半导体第一漂移区11的导电类型相反的导电类型即第二种导电类型的半导体第二漂移区21构成，其中，所述第一种导电类型为n型，则第二种导电类型为p型；半导体衬底区22，其导电类型为p型且在所述半导体衬底区22表面覆盖有作为漏电极01的导体；至少一个半导体体区20，其导电类型为p型且与所述耐压层相互接触；至少一个半导体源区10，其导电类型相为n型且位于所述半导体体区20内；同时部分所述半导体源区10和部分所述半导体体区20通过导体相连以构成器件的源电极02；栅绝缘层40，其被覆盖在部分所述半导体源区10、部分所述半导体体区20以及部分所述耐压层的表面，并通过覆盖在所述栅绝缘层40表面上的半导体多晶硅栅区30以及部分覆盖在半导体多晶硅栅区30上的导体构成栅电极03，所述半导体多晶硅栅区30的导电类型为n型；并由部分所述半导体源区10、部分所述半导体体区20、所述栅绝缘层40、所述半导体多晶硅栅区30、所述栅电极03和部分所述耐压层构成所述晶体管的栅极结构；至少一个半导体缓冲区13，其导电类型为n型且与所述半导体衬底区22相互接触；至少一个半导体少子阻挡区14，以通过所述半导体少子阻挡区14阻挡第二种导电类型的载流子进入所述半导体第一漂移区11中，从而避免在所述耐压层中形成电导调制，所述半导体少子阻挡区14直接与所述半导体缓冲区13相接触，其导电类型为n型且位于所述半导体缓冲区13之外，此为第一半导体少子阻挡区14，具体是指当所述半导体缓冲区13位于所述半导体第二漂移区21下方时，所述半导体少子阻挡区14位于所述半导体第一漂移区11与所述半导体衬底区22之间，同时使得所述半导体少子阻挡区14与所述半导体缓冲区13的边界位于所述半导体第二漂移区21下方并在纵向方向上使得所述半导体少子阻挡区14相对于所述半导体缓冲区13的厚度增加；优选的，所述半导体少子阻挡区14的掺杂浓度高于所述半导体缓冲区13的掺杂浓度；
其中，部分所述源电极02与所述栅极结构、所述半导体第一漂移区11、所述半导体少子阻挡区、所述半导体衬底区22和所述漏电极01构成导电类型为n型的mosfet，以使得第一导电类型的载流子主要在所述mosfet中流动；部分所述源电极02与所述半导体体区20、所述半导体第二漂移区21、所述半导体缓冲区13、部分所述半导体衬底区22和所述漏电极01构成导电类型为p型的双极结型晶体管-bjt，以使得第二导电类型的载流子主要在所述bjt中流动。
如图7所示的实例5，该超结功率mosfet具有沟槽型栅极结构，其元胞结构包括：耐压层，其由相互接触的具有第一种导电类型的半导体第一漂移区11以及具有与所述半导体第一漂移区11的导电类型相反的导电类型即第二种导电类型的半导体第二漂移区21构成，其中，所述第一种导电类型为n型，则第二种导电类型为p型；半导体衬底区22，其导电类型为p型且在所述半导体衬底区22表面覆盖有作为漏电极01的导体；至少一个半导体体区20，其导电类型为p型且与所述耐压层相互接触；至少一个半导体源区10，其导电类型相为n型且位于所述半导体体区20内；同时部分所述半导体源区10和部分所述半导体体区20通过导体相连以构成器件的源电极02；栅绝缘层40，其被覆盖在部分所述半导体源区10、部分所述半导体体区20以及部分所述耐压层的表面，并通过覆盖在所述栅绝缘层40表面上的半导体多晶硅栅区30以及部分覆盖在半导体多晶硅栅区30上的导体构成栅电极03，所述半导体多晶硅栅区30的导电类型为n型；并由部分所述半导体源区10、部分所述半导体体区20、所述栅绝缘层40、所述半导体多晶硅栅区30、所述栅电极03和部分所述耐压层构成所述晶体管的栅极结构；至少一个半导体缓冲区13，其导电类型为n型且与所述半导体衬底区22、所述半导体第一漂移区11和所述半导体第二漂移区21相互接触；所述半导体缓冲区13依厚度分为两部分，较厚的一分部位于所述半导体第一漂移区11下方，较薄的一分部位于所述半导体第二漂移区21下方；所述半导体缓冲区13较厚的那一部分同时用作半导体少子阻挡区阻挡第二种导电类型的载流子进入所述半导体第一漂移区11中，从而避免在所述耐压层中形成电导调制；优选的，半导体少子阻挡区半导体缓冲区可以通过进一步增加所述半导体缓冲区13较厚的那一部分半导体少子阻挡区的厚度来阻挡少数载流子；
其中，部分所述源电极02与所述栅极结构、所述半导体第一漂移区11、所述半导体少子阻挡区、所述半导体衬底区22和所述漏电极01构成导电类型为n型的mosfet，以使得第一导电类型的载流子主要在所述mosfet中流动；部分所述源电极02与所述半导体体区20、所述半导体第二漂移区21、所述半导体缓冲区13、部分所述半导体衬底区22和所述漏电极01构成导电类型为p型的双极结型晶体管-bjt，以使得第二导电类型的载流子主要在所述bjt中流动。
如图8所示的实例6，该超结功率mosfet具有沟槽型栅极结构，其元胞结构包括：耐压层，其由相互接触的具有第一种导电类型的半导体第一漂移区11以及具有与所述半导体第一漂移区11的导电类型相反的导电类型即第二种导电类型的半导体第二漂移区21构成，其中，所述第一种导电类型为n型，则第二种导电类型为p型；半导体衬底区22，其导电类型为p型且在所述半导体衬底区22表面覆盖有作为漏电极01的导体；至少一个半导体体区20，其导电类型为p型且与所述耐压层相互接触；至少一个半导体源区10，其导电类型相为n型且位于所述半导体体区20内；同时部分所述半导体源区10和部分所述半导体体区20通过导体相连以构成器件的源电极02；栅绝缘层40，其被覆盖在部分所述半导体源区10、部分所述半导体体区20以及部分所述耐压层的表面，并通过覆盖在所述栅绝缘层40表面上的半导体多晶硅栅区30以及部分覆盖在半导体多晶硅栅区30上的导体构成栅电极03，所述栅区30的导电类型为n型；并由部分所述半导体源区10、部分所述半导体体区20、所述栅绝缘层40、所述半导体多晶硅栅区30、所述栅电极03和部分所述耐压层构成所述晶体管的栅极结构；至少一个半导体缓冲区13，其导电类型为n型且与所述半导体衬底区22相互接触；至少一个半导体少子阻挡区15，以通过所述半导体少子阻挡区15阻挡第二种导电类型的载流子进入所述半导体第一漂移区11中，从而避免在所述耐压层中形成电导调制，所述半导体少子阻挡区15直接与所述半导体缓冲区13相接触，其导电类型为n型且位于所述半导体缓冲区13之内，此为第二半导体少子阻挡区15，即所述半导体少子阻挡区并不直接与耐压层以及半导体衬底区相接触而是直接埋在所述半导体缓冲区13中；
其中，部分所述源电极02与所述栅极结构、所述半导体第一漂移区11、所述半导体少子阻挡区、所述半导体衬底区22和所述漏电极01构成导电类型为n型的mosfet，以使得第一导电类型的载流子主要在所述mosfet中流动；部分所述源电极02与所述半导体体区20、所述半导体第二漂移区21、所述半导体缓冲区13、部分所述半导体衬底区22和所述漏电极01构成导电类型为p型的双极结型晶体管-bjt，以使得第二导电类型的载流子主要在所述bjt中流动。
另，由于第一种导电类型为p型，则第二种导电类型为n型时所对应的该超结功率mosfet结构特征与原理与上述第一种导电类型为n型类似，这里不再赘述。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。