外延鳍状结构的制作方法与流程

本发明涉及外延鳍状结构的制作方法，尤其是涉及一种具有平坦化制作工艺的外延鳍状结构的制作方法。

背景技术：

随着场效晶体管(fieldeffecttransistors，fets)元件尺寸持续地缩小，现有的平面式(planar)场效晶体管元件的发展已面临到制作工艺上的极限。因此，为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件例如鳍式场效晶体管(finfieldeffecttransistor，finfet)元件来取代平面晶体管元件已成为目前业界的发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，故可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering，dibl)效应，并可以抑制短通道效应(shortchanneleffect，sce)。此外，由于鳍状场效晶体管元件在同样的栅极长度下可具有更宽的通道宽度，因而可获得较高的漏极电流。

技术实现要素：

本发明提供了一种外延鳍状结构的制作方法，利用于外延层上形成氮化物层与氧化物层之后进行平坦化制作工艺，由此改善外延层的平坦度，并改善所形成的外延鳍状结构的高度一致性。

本发明的一实施例提供一种外延鳍状结构的制作方法，包括下列步骤。首先，提供一基底。在基底中形成一凹槽。在基底上形成一外延层。外延层部分形成于凹槽内且部分形成于凹槽之外。外延层具有一凹陷形成于外延层的上表面上，且凹陷于基底的厚度方向上对应凹槽。在外延层上共形地形成一氮化物层，并于氮化物层上形成一氧化物层。进行一第一平坦化制作工艺，用以移除部分的氧化物层，且第一平坦化制作工艺停止在氮化物层上。对位于凹槽内的外延层进行图案化，用以形成至少一外延鳍状结构。

附图说明

图1至图8为本发明第一实施例的外延鳍状结构的制作方法示意图，其中

图2为图1之后的状况示意图；

图3为图2之后的状况示意图；

图4为图3之后的状况示意图；

图5为图4之后的状况示意图；

图6为图5之后的状况示意图；

图7为图6之后的状况示意图；

图8为图7之后的状况示意图；

图9与图10为本发明第二实施例的外延鳍状结构的制作方法示意图，其中图10为图9之后的状况示意图。

主要元件符号说明

10基底

11阱区

20氧化物掩模层

21图案化光致抗蚀剂层

30外延层

30f外延鳍状结构

30r凹陷

30s上表面

31缓冲层

41氮化物层

42氧化物层

51第一掩模层

52第二掩模层

60浅沟槽隔离

91第一平坦化制作工艺

92第二平坦化制作工艺

dp深度

rs凹槽

tk厚度

z厚度方向

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。

请参阅图1至图8。图1至图8所绘示为本发明第一实施例的外延鳍状结构的制作方法示意图，其中图2绘示了图1之后的状况示意图，图3绘示了图2之后的状况示意图，图4绘示了图3之后的状况示意图，图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，而图8绘示了图7之后的状况示意图。本实施例的外延鳍状结构的制作方法可包括下列步骤。首先，如图1所示，提供一基底10。在一些实施例中，基底10可包括硅基底、绝缘层覆硅(silicon-on-insulator，soi)基底或其他适合材料所形成的基底。然后，在基底10上形成一氧化物掩模层20，并于氧化物掩模层20上形成一图案化光致抗蚀剂层21。氧化物硬掩模20可包括氧化硅或其他适合的氧化物材料。在一些实施例中，图案化光致抗蚀剂层21可搭配一蚀刻制作工艺移除部分的氧化物硬掩模20而暴露出部分的基底10，然后可进行一离子注入制作工艺，将掺质注入未被图案化光致抗蚀剂层21覆盖的基底10内用以形成一阱区11，而形成有阱区11的部分可于后续制作工艺中制作例如鳍状结构晶体管等主动元件，但并不以此为限。在一些实施例中，用以形成阱区11的离子注入制作工艺所注入的掺质可依据所制作的晶体管的型态而有所不同，故阱区11可包括n型阱区或p型阱区。

之后，如图1与图2所示，在基底10中形成一凹槽rs。在一些实施例中，凹槽rs可利用图案化光致抗蚀剂层21为掩模进行另一蚀刻制作工艺将部分包括阱区11的基底10移除而形成，但并不以此为限。在一些实施例中，也可先将图案化光致抗蚀剂层21移除，再利用氧化物硬掩模20为掩模进行蚀刻制作工艺而于基底10中形成凹槽rs。换句话说，氧化物掩模层20可于形成凹槽rs之前形成于基底10上。此外，在一些实施例中，也可视需要先于基底10中形成凹槽rs，并于凹槽rs形成之后再于基底10中以及凹槽rs的下方形成阱区11。

然后，如图2至图3所示，将图案化光致抗蚀剂层21移除之后，在基底10上形成一外延层30。外延层30可部分形成于凹槽rs内且部分形成于凹槽rs之外。在一些实施例中，凹槽rs可被外延层30填满，而外延层30的上表面30s可于垂直方向(例如基底10的厚度方向z)上高于基底10的上表面以及氧化物硬掩模20的上表面。因此，部分的位于凹槽rs之外的外延层30可于基底10的厚度方向z上位于氧化物硬掩模20上，但并不以此为限。此外，外延层30的厚度tk可大于凹槽rs的深度dp，例如凹槽rs的深度dp可约为500埃(angstrom)，而外延层30的厚度tk可约为1250埃。在一些实施例中，外延层30可利用一成长制作工艺例如选择性外延成长(selectiveepitaxialgrowth，seg)制作工艺形成，但并不以此为限。在本实施例中，外延层30可由锗化硅(sige)所构成，但并不以此为限。在一些实施例中，外延层30也可视需要由硅、锗、碳化硅(sic)、砷化镓(gaas)、磷化铟(inp)、砷化铟镓(ingaas)、磷化铟铝(inalp)以及iii-v族半导体材料中的任何一者或任何组合所构成。形成外延层30时，受到基底10以及凹槽rs的地形影响，外延层30会具有一凹陷30r形成于外延层30的上表面30s上，且凹陷30r于基底10的厚度方向z上对应凹槽rs。换句话说，位于氧化物硬掩模20上的外延层30的上表面30s可于基底10的厚度方向z上高于凹陷30r的表面。

接着，如图4所示，在外延层30上共形地(conformally)形成一氮化物层41，并于氮化物层41上形成一氧化物层42。氮化物层41可包括氮化硅或其他适合的氮化物材料，而氧化物层42可包括氧化硅或其他适合的氧化物材料。氮化物层41与氧化物层42可由沉积制作工艺例如化学气相沉积(chemicalvapordeposition)形成，但并不以此为限。氮化物层41的一部分以及氧化物层42的一部分可形成于外延层30的凹陷30r中，而氮化物层41的另一部分以及氧化物层42的另一部分可形成于外延层30的凹陷30r之外。外延层30的凹陷30r可被氮化物层41以及氧化物层42填满。此外，由于氮化物层41可用于后续平坦化制作工艺的停止层，且氮化物层41需共形地形成于外延层30的上表面30s以及凹陷30r的表面上，故氮化物层41所需的厚度相对较薄。此外，氧化物层42需将凹陷30r中的剩余空间填满，故氧化物层42所需的厚度相对较厚，而氧化物层42可厚于氮化物层41。举例来说，在一些实施例中，氮化物层41的厚度可约为60埃，而氧化物层42的厚度可约为1000埃，但并不以此为限。

之后，如图4至图5所示，进行一第一平坦化制作工艺91，用以移除部分的氧化物层42，且第一平坦化制作工艺91停止在氮化物层41上。在一些实施例中，第一平坦化制作工艺91可包括一化学机械研磨(chemicalmechanicalpolishing，cmp)制作工艺或其他适合的平坦化方法，而通过氮化物层41与氧化物层42的材料差异以及氮化物层41受外延层30的表面地形与凹陷30r的影响，可控制第一平坦化制作工艺91停止于氮化物层41上，并使得形成于凹陷30r中的氮化物层41以及氧化物层42于第一平坦化制作工艺91之后仍留在凹陷30r中。

接着，如图5至图7所示，对位于凹槽rs内的外延层30进行图案化，用以形成至少一外延鳍状结构30f。在一些实施例中，在第一平坦化制作工艺91之后以及形成外延鳍状结构30f之前，可进行一第二平坦化制作工艺92，用以移除氧化物层42、氮化物层41以及位于该凹槽rs之外的外延层30，但并不以此为限。第二平坦化制作工艺92可停止在氧化物掩模层20上，且部分的氧化物掩模层20可被第二平坦化制作工艺92移除，但并不以此为限。第二平坦化制作工艺92可不同于第一平坦化制作工艺91，例如第二平坦化制作工艺92可包括一回蚀刻制作工艺或其他适合的平坦化方式，而回蚀刻制作工艺中使用的制作工艺气体可包括六氟化碳(cf6)、六氟化硫(sf6)或其他适合的制作工艺气体。在一些实施例中，可通过对第二平坦化制作工艺92的制作工艺条件(例如回蚀刻制作工艺的制作工艺气体种类或/及比例)进行调整来达到所需的蚀刻率以及对不同材料层的蚀刻选择比。例如，回蚀刻制作工艺中使用的六氟化碳与六氟化硫的比例可约为15:1，但并不以此为限。

此外，第二平坦化制作工艺92的回蚀刻制作工艺对氮化物层41的蚀刻率可高于回蚀刻制作工艺对外延层30的蚀刻率，回蚀刻制作工艺对氧化物层42的蚀刻率可高于回蚀刻制作工艺对外延层30的蚀刻率，且回蚀刻制作工艺对氧化物硬掩模20的蚀刻率可高于回蚀刻制作工艺对外延层30的蚀刻率，由此使得于第二平坦化制作工艺92之后剩下的外延层30的表面具有较佳的平坦度，但并不以此为限。举例来说，回蚀刻制作工艺对外延层30的蚀刻率可约为7埃/秒，而回蚀刻制作工艺对外延层30的蚀刻率对比于氮化物层41、氧化物层42以及氧化物掩模层20的蚀刻率可约为1:1.02至1:1.03，但并不以此为限。

在一些实施例中，在第二平坦化制作工艺92之后，可于外延层30以及氧化物掩模层20上形成一硬掩模例如一第一掩模层51与一第二掩模层52。第一掩模层51与第二掩模层52的材料可分别包括氧化硅、氮化硅、氮氧化硅或其他适合的掩模材料，且第二掩模层52的材料可不同于第一掩模层51的材料，但并不以此为限。然后，可利用图案化方法例如侧壁图案转移(sidewallimagetransfer,sit)技术或光刻蚀刻方式去除凹槽rs上的部分的第二掩模层52、部分的第一掩模层51、部分的外延层30以及部分的基底10而形成复数个外延鳍状结构30f。由于以sit技术或光刻蚀刻制作工艺形成鳍状结构为本领域所熟知技术，故在此并不另赘述。然后，如图8所示，可将第一掩模层51、第二掩模层52以及氧化物掩模层20移除，并于外延鳍状结构30f之间形成浅沟槽隔离60。之后，可进行鳍状结构晶体管制作工艺，例如可依据制作工艺需求于外延鳍状结构30f上形成栅极结构，以及在外延鳍状结构30f内形成源极/漏极区等，但并不以此为限。

值得说明的是，如图5至图8所示，由于本发明的制作方法是先进行第一平坦化制作工艺91，使第一平坦化制作工艺91停止在氮化物层41上，再进行第二平坦化制作工艺92来移除凹槽rs之外的外延层30，故可避免以单一cmp制作工艺移除外延层30时可能发生的碟形(dishing)凹陷问题，使得后续所形成的多个外延鳍状结构30f之间的高度一致性获得改善，并进而可提升以外延鳍状结构30f所形成的半导体装置的电性表现。

下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。

请参阅图9与图10。图9与图10所绘示为本发明第二实施例的外延鳍状结构的制作方法示意图，其中图10绘示了图9之后的状况示意图。如图9所示，与上述第一实施例不同的地方在于，本实施例的制作方法可于形成外延层30之前，在凹槽rs中形成一缓冲层31，而凹槽rs中的外延层30则可形成于缓冲层31上。在一些实施例中，缓冲层31可调整阱区11与外延层30之间的应力状况，而缓冲层31的材料可包括锗化硅，但并不以此为限。举例来说，缓冲层31也可依据制作工艺需求而由硅、锗、碳化硅、砷化镓、磷化铟、砷化铟镓、磷化铟铝以及iii-v族半导体材料中的任何一者或任何组合所构成。此外，缓冲层31与外延层30可具有不同的材料比例，例如当缓冲层31与外延层30均为锗化硅时，缓冲层31的锗浓度可低于外延层30的锗浓度，但并不以此为限。如图10所示，缓冲层31可于对外延层30进行图案化而形成外延鳍状结构30f一并被图案化，而浅沟槽隔离60可围绕被图案化的缓冲层31，但并不以此为限。

综上所述，在本发明的外延鳍状结构的制作方法中，可利用于外延层上形成氮化物层与氧化物层之后进行第一平坦化制作工艺，使第一平坦化制作工艺停止于氮化物层后，再进行第二平坦化制作工艺。由此改善外延层的平坦度以及所形成的外延鳍状结构的高度一致性，并提升以外延鳍状结构所形成的半导体装置的电性表现。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。