一种具有低压低电容触发特性的瞬态电压抑制器的制作方法

本发明属于集成电路的静电放电防护及抗浪涌领域，涉及一种esd防护或抗浪涌器件，具体涉及一种具有低压低电容触发特性的瞬态电压抑制器，可用于提高片上ic和电子产品的可靠性。

背景技术

随着集成制造技术与集成电路的广泛应用，便携式电子产品在日常生活中日益普及，给人们生活带来了极大的便利。然而，电子产品的高失效率及电路系统的弱稳定性问题，仍给当前电子工程研究及应用带来了较大的困扰。据调查，静电放电或瞬态浪涌是造成电子产品，尤其ic失效的主要因素。又由于esd或浪涌是自然界极易发生的常见物理现象，如电子产品或ic在生产、制造、运输、封装、测试以及系统中运行时，均有可能发生esd或浪涌事件，导致电子产品或ic失效。美国多家公司已统计了多年来的电子产品失效或系统稳定性问题，结果表明，约70％的电子产品失效是由于esd或浪涌事件。近年来，该问题已引起大多数电路工程师及研发人员的密切关注，并通过采用片上ic的esd防护及电子系统的片外瞬态电压抑制器tvs等措施，提高电子产品或ic芯片的esd防护及抗浪涌能力，增强电子系统的可靠性。因此，研究电子产品的esd防护及抗浪涌能力，不仅具有重要的科研价值，还有利于减少国民经济损失，对促进科技进步与国家经济发展，具有十分重要的意义。

在esd防护或抗浪涌研究及相关应用中，二极管因其具有寄生电容小，导通电阻低等特点，常被用于低压ic的esd或浪涌防护。普通mos管因具有与cmos工艺的兼容性良好及制备简单等特征，在电子工程应用领域中应用广泛。然而，在esd防护及抗浪涌过程中，单一二极管或mos管的电学性能较差，尤其是esd防护及抗浪涌的鲁棒性弱，即使只要达到iec-6100-4-2的2000vesd防护标准，也通常需要大幅增大二极管或mos管的面积。传统器件的esd与浪涌防护效能较差。由于可控硅器件具有单位面积电流泄放效率高，鲁棒性较强等特点，近年来在esd防护及抗浪涌应用中受到密切关注。但是，scr器件存在高触发电压、低维持电压，产生的电压回滞幅度较大、容易产生闩锁效应等问题，在ic及电子产品的esd防护及抗浪涌应用中受到较大制约。尤其在一些低压快速数据传输接口及射频电路中，上述传统器件通常具有较大的寄生电容，不仅存在误触发、易漏电等问题，还会较大影响电路的工作性能，影响数据传输性能。本发明提出了一种低压低电容触发特性的瞬态电压抑制器，一方面，在减小器件面积的同时，本发明器件不仅能实现与传统二极管辅助scr器件的esd防护或抗浪涌功能，还能降低器件的寄生电容，避免被保护的低压快速数据传输接口或射频电路的工作性能受到影响。另一方面，在有限面积下，本发明器件还利用了mos辅助触发路径，提高器件的电流泄放能力，增强器件的esd、浪涌防护效能。

技术实现要素：

针对传统二极管、mos和scr结构的esd防护及抗浪涌鲁棒性弱及寄生电容大等问题，本发明提出了一种具有低压低电容触发特性的瞬态电压抑制器，通过在scr结构中嵌入mos、二极管及特殊的金属布线设计，形成二极管辅助触发scr的电流路径，以及mos辅助触发scr的电流路径，以降低器件的触发电压，提高器件电过应力鲁棒性。

本发明通过以下技术方案实现：

一种具有低压低电容触发特性的瞬态电压抑制器，该瞬态电压抑制器主要包括：p衬底、n阱、p阱、第一p+注入区、第一n+注入区、第二p+注入区、第二n+注入区，多晶硅栅及其覆盖的薄栅氧化层、第三n+注入区和金属线；

其中，在p衬底的表面区域从左至右依次设有n阱和p阱，p衬底的左侧边缘与n阱的左侧边缘相连，n阱的右侧边缘与p阱的左侧边缘相连，p阱的右侧边缘p衬底的右侧边缘相连；

在n阱的表面区域设有第一p+注入区，第一n+注入区、第二p+注入区和第二n+注入区横跨在n阱和p阱的表面区域之间；在p阱的表面区域从左到右依次设有多晶硅栅及其覆盖的薄栅氧化层、第三n+注入区，第一n+注入区、第二p+注入区和第二n+注入区沿器件宽度方向依次对齐排列，且第一n+注入区、第二p+注入区和第二n+注入区的右侧边缘均与多晶硅栅及其覆盖的薄栅氧化层的左侧边缘相连，第三n+注入区的左侧边缘与多晶硅栅及其覆盖的薄栅氧化层的右侧边缘相连；

所述的金属线用于连接注入区和多晶硅栅，并从金属线中引出两个电极，作为两个电学应力终端。

所述金属线与注入区、多晶硅栅的连接方式为：第一p+注入区与第一金属相连，第一n+注入区与第二金属相连，第二p+注入区与第三金属相连，第二n+注入区与第四金属相连，第二金属、第三金属和第四金属均与第五金属相连；多晶硅栅与第六金属相连，第三n+注入区与第七金属相连；

第一金属与第八金属相连，从第八金属引出第一电极，作为器件的第一电学应力终端；

第六金属和第七金属均与第九金属相连，从第九金属引出第二电极，作为器件的第二电学应力终端。

本发明的有益效果：

1.本发明器件由第一p+注入区与n阱构成二极管d1，由p阱与第三n+注入区构成二极管d2，第二p+注入区、第一n+注入区、第二n+注入区均与所述第五金属相连，当电学应力施加在器件的两个电学应力终端之间时，二极管d1和二极管d2可形成正向导通辅助触发路径，减小器件面积，降低器件的寄生电容和触发电压。

2.本发明器件由第一n+注入区、多晶硅栅及其覆盖的薄栅氧化层、第三n+注入区构成的第一nmos管，由第二n+注入区、多晶硅栅及其覆盖的薄栅氧化层、第三n+注入区构成的第二nmos管，当电学应力施加在器件的两个电学应力终端之间时，形成mos辅助触发路径，提高器件的电流泄放能力，增强器件的esd防护及抗浪涌鲁棒性。

3.当电学应力施加在本发明器件的两个电学应力终端之间时，随着应力的不断增大，首先，形成由二极管d1与二极管d2构成的串联电流泄放路径，接着，形成由第一nmos管与第二nmos管构成的并联电流泄放路径，最后，形成由第一p+注入区、n阱、p阱和第三n+注入区构成的scr电流泄放路径，提高器件的电流泄放能力，增强器件的esd防护及抗浪涌能力。

附图说明

图1是本发明器件三维结构示意图；

图2是本发明器件的金属连接图；

图3是本发明器件结构的不同剖面位置；

图4是器件沿aa’或cc’方向的剖面结构图；

图5是本发明器件在电学应力作用下等效电路图；

图中：101p衬底、102n阱、103p阱、104第一p+注入区、105第一n+注入区、106第二p+注入区、107第二n+注入区，108多晶硅栅、109薄栅氧化层、110第三n+注入区、201第一金属；202第二金属；203第三金属；204第四金属；205第五金属；206第六金属；207第七金属；208第八金属；209第九金属；301第一电极；302第二电极。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细的说明；

本发明提出了一种具有低压低电容触发特性的瞬态电压抑制器，通过嵌入二极管和nmos，形成辅助scr的串并联电流路径，以降低器件的触发电压，减小器件面积，降低器件寄生电容，增强器件esd防护或抗浪涌功能。

如图1所示的本发明器件的结构剖面示意图，具体为一种具有低压低电容触发特性的瞬态电压抑制器，其特征在于：该瞬态电压抑制器主要包括：p衬底101、n阱102、p阱103、第一p+注入区104、第一n+注入区105、第二p+注入区106、第二n+注入区107，多晶硅栅108及其覆盖的薄栅氧化层109、第三n+注入区110和金属线；

其中，在p衬底101的表面区域从左至右依次设有n阱102和p阱103，p衬底101的左侧边缘与n阱102的左侧边缘相连，n阱102的右侧边缘与p阱103的左侧边缘相连，p阱103的右侧边缘p衬底101的右侧边缘相连；

在n阱102的表面区域设有第一p+注入区104，第一n+注入区105、第二p+注入区106和第二n+注入区107横跨在n阱102和p阱103的表面区域之间；在p阱103的表面区域从左到右依次设有多晶硅栅108及其覆盖的薄栅氧化层109、第三n+注入区110，第一n+注入区105、第二p+注入区106和第二n+注入区107沿器件宽度方向依次对齐排列，且第一n+注入区105、第二p+注入区106和第二n+注入区107的右侧边缘均与多晶硅栅108及其覆盖的薄栅氧化层109的左侧边缘相连，第三n+注入区110的左侧边缘均与多晶硅栅108及其覆盖的薄栅氧化层109的右侧边缘相连；

所述的金属线用于连接注入区和多晶硅栅，并从金属线中引出两个电极，作为两个电学应力终端。

如图2所示，其特征在于：所述金属线与注入区、多晶硅栅的连接方式为：第一p+注入区104与第一金属201相连，第一n+注入区105与第二金属202相连，第二p+注入区106与第三金属203相连，第二n+注入区107与第四金属204相连，第二金属202、第三金属203和第四金属204均与第五金属205相连；多晶硅栅108与第六金属206相连，第三n+注入区110与第七金属207相连；

第一金属201与第八金属208相连，从第八金属208引出第一电极301，作为器件的第一电学应力终端；

第六金属206和第七金属207均与第九金属209相连，从第九金属209引出第二电极302，作为器件的第二电学应力终端。

本发明器件在不同剖面位置，器件内部剖面结构不同。如图3所示，当器件沿bb’方向切割时，器件内部结构与传统二极管触发scr结构相似，电学性能基本相同。当器件沿aa’和cc’方向切割时，器件内部的剖面结构相同，如图4所示。在电学应力作用下，由第一n+注入区105、多晶硅栅108以及其覆盖的第一薄栅氧化层109、第三n+注入区110可构成第一nmos，由第二n+注入区107、多晶硅栅108以及其覆盖的第一薄栅氧化层109、第三n+注入区110可构成第二nmos，随着电学应力的不断增强，第一nmos和第二nmos可增大器件的表面电流泄放能力，增强器件的esd防护及抗浪涌鲁棒性。

如图5所示，由第一p+注入区104与n阱102构成的二极管d1，由p阱103与第三n+注入区110构成的二极管d2，当电学应力施加在在器件的第一电极与第二电极之间时，二极管d1和二极管d2可形成正向导通辅助触发通路，可减小器件面积，降低器件寄生电容和触发电压。由第一p+注入区104、n阱102和p阱103构成的pnp型bjtt2，由n阱102、p阱103和第三n+注入区110构成的npn型bjtt1，t1与t2可构成scr结构，当二极管串电流增大至一定值时，t1管和t2管均处于放大状态，scr开启。同时，在电学应力增大过程中，第一nmos与第二nmos的导电能力不断增强，可增大器件表面的电流泄放能力，增强本发明器件的esd或抗浪涌鲁棒性。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。