一种沟槽型超结功率终端结构及其制备方法与流程

本发明属于功率半导体技术领域，具体涉及一种沟槽型超结功率终端结构及其制备方法。

背景技术：

功率半导体器件是进行功率处理的半导体器件，其结合微电子技术与电力电子技术，构成了电力电子技术的基础和核心。功率器件的主要发展方向一直是沿着提高频率和提高功率两方面进行的。超结器件作为中高压领域的重要功率器件，其基本结构由交替排列的p柱和n柱组成，且p柱和n柱遵循电荷平衡的基本原理。超结结构的提出突破了单极型功率器件击穿电压与导通电阻之间2.5次方的“硅极限”关系，并由此成为了功率器件发展史的一个重大里程碑。超结功率器件是通过在漂移区中引入超结结构并以此来显著改善传统功率器件中击穿电压与导通电阻之间的折中关系。在器件阻断状态下，超结器件中p柱和n柱相互完全耗尽，漂移区纵向电场在横向电场的调制下趋于均匀分布。理论上超结器件的击穿电压(耐压能力)仅仅依赖于漂移区的厚度，而与漂移区掺杂浓度无关。因此可以适当提高漂移区的掺杂浓度从而有效降低器件的导通电阻。

在实际应用过程中，由于pn结边缘的曲率效应会造成电场的局部集中，且工艺过程中器件表面可能引入氧化层电荷，而上述两者均会使器件实际的击穿电压低于理想平面pn结的击穿电压。因此，器件的终端结构设计一直是提高器件击穿电压和可靠性的关键技术。传统的高压终端结构包括场限环技术、场板技术、磨角终端技术等，其中，场限环技术通过减小主结处的表面电场来提高器件的击穿电压，制备工艺与元胞制作相兼容，不需要增加多余的工艺步骤，但是场限环结构的终端面积较大。于是temple和r.stengl等人相继提出了jte(junctionterminationextension)和vld(variedlateraldoping)终端结构，利用终端区所形成的可控渐变杂质分布区域，进而实现占用较小终端面积的同时获得较高的平面结击穿电压，使终端的击穿电压提高。

然而，由于超结器件具有特殊的元胞结构和制造工艺，上述传统的高压功率器件终端结构无法适用于超结器件。目前应用较广泛的超结器件终端结构是与其元胞结构一样的，即采用多个等间距的p柱和n柱交替排列、相互耗尽来承受耐压。在处于阻断状态时，这种常规的超结终端表面会出现锯齿形的电场峰值，且任意一个峰值均可能因终端区掺杂柱的宽度、间距、浓度等工艺偏差而显著增大，导致器件终端表面发生击穿而损毁。另外，p柱和n柱交替排列形成的超结终端结构需要占用的较大的芯片面积，导致芯片的面积利用率降低。终端区沟槽结构的提出能够解决上述终端占用面积大的问题。图1示出了传统沟槽型终端，其通过在主结边缘处挖槽填充绝缘介质形成绝缘层(dielectriclayer)，从而使耗尽层边界向器件体内以及终端外侧扩展，以此来承受较大的反向偏压。沟槽的深度和宽度通过合理设计，可以很大程度上减小终端的占用面积。但是，在主结与沟槽接触界面的底端以及沟槽底部靠近主结一侧的尖端处常常会出现局部电场集中的现象，导致传统沟槽型终端的击穿电压大大降低。

技术实现要素：

鉴于上文所述，本发明针对常规超结器件终端占用面积大而沟槽型终端结构存在局部电场集中现象致使耐压能力欠佳的问题，提供一种高耐压能力的沟槽型超结功率器件结终端结构，通过在超结终端区域外延层中具有掺杂柱区形成的超结结构引入绝缘介质沟槽，使得绝缘介质沟槽与主结区接触面的底端和绝缘介质沟槽底部尖端位于掺杂柱中，由此在减小终端占用面积的同时改善尖端位置的局部电场集中现象，提高了终端耐压能力。另外本发明还提供了该终端结构的制备方法，制备工艺与超结器件元胞区兼容，且简单可控，有利于实现工业化生产。

本发明的技术方案如下：

一种沟槽型超结功率器件终端结构，包括第一导电类型半导体衬底1和位于第一导电类型半导体衬底1上表面的第一导电类型半导体外延层2；所述第一导电类型半导体外延层2顶层一端设置有第二导电类型半导体主结区3，其另一端设置有第一导电类型半导体截止环4；其特征在于：所述第二导电类型半导体主结区3与第一导电类型半导体截止环4之间的第一导电类型半导体外延层2顶层设置有绝缘介质沟槽区6，其上表面与终端表面平齐；绝缘介质沟槽区6的一侧与第二导电类型半导体主结区3相接触；绝缘介质沟槽区6的两侧及底部设置有若干个相互独立的第二导电类型半导体掺杂柱区5，使得绝缘介质沟槽区6与第二导电类型半导体主结区3接触面的底端以及绝缘介质沟槽靠近器件有源区的底部尖端设置在第二导电类型半导体掺杂柱区5的内部；若干个第二导电类型半导体掺杂柱区5自第二导电类型半导体主结区3至第一导电类型半导体截止环4方向依次排列且与第一导电类型半导体截止环4相隔离，任意两个相邻第二导电类型半导体掺杂柱区5通过第一导电类型半导体外延层2相隔离形成超结结构。

进一步的，绝缘介质沟槽区6具体是通过在沟槽中填充绝缘介质层形成。

进一步的，若干个第二导电类型半导体掺杂柱区5的深度可以相同，也可以不同。

进一步的，绝缘介质沟槽区6的侧壁与终端表面所成夹角小于或者等于90度。

进一步地，本发明中第一导电类型半导体为n型半导体，第二导电类型半导体为p型半导体，使得所述终端结构用于n沟道超结器件；或者第一导电类型半导体为p型半导体，第二导电类型半导体为n型半导体，使得所述终端结构用于p沟道超结器件。

本发明提供一种沟槽型超结功率器件终端结构的制备方法，其特征在于，包括如下步骤：

采用挖槽填充或多步外延后离子注入，在第一导电类型半导体衬底1形成终端区超结结构，在终端区的表面基于掩模版和反应离子刻蚀技术形成沟槽，然后在沟槽内填充绝缘介质材料形成绝缘介质沟槽6，并对器件表面进行平坦化处理；接着在第一导电类型半导体外延层2的顶层一侧形成与绝缘介质沟槽6相接触的第二导电类型半导体主结区3、在第一导电类型半导体外延层2的顶层另一侧形成与绝缘介质沟槽6相隔离的第一导电类型半导体截止环4，至此完成该终端结构的制备。

相比现有技术，本发明的有益效果是：

本发明通过在超结结构的终端区域内部设置绝缘介质沟槽以及在绝缘介质沟槽两侧及底部的外延层中设置与外延层掺杂类型相反的掺杂柱区，并使得绝缘介质沟槽区与主结区接触面的底端以及绝缘介质沟槽的底部尖端位于掺杂柱区内部，这样在形成超结结构的同时，掺杂柱区的包围会使得沟槽尖端处电势分布更加均匀，改善了尖端位置的局部电场集中现象；同时引入至绝缘介质沟槽区外围的pn结可使耗尽层边界进一步向器件体内扩展，由此提高了终端的耐压能力。另外，本发明提出的终端结构的制备方法与超结器件元胞区兼容，操作简单可控，有利于实现工业化生产。

附图说明

图1是传统沟槽型的终端结构示意图；

图2是本发明实施例1提供的一种沟槽型超结终端结构示意图；

图3是本发明实施例2提供的一种沟槽型超结终端结构示意图；

图4是本发明实施例3提供的一种沟槽型超结终端结构示意图；

图5是本发明的沟槽型超结终端结构在超结平面栅器件中的应用实例；

图6至图11是本发明实施例5提供的一种沟槽型超结终端结构的工艺制造流程示意图；

图中，1为第一导电类型半导体衬底，2为第一导电类型半导体外延层，3为第二导电类型半导体主结区，4为第一导电类型半导体截止环，51为第二导电类型半导体掺杂柱区一，52为第二导电类型半导体掺杂柱区二，53为第二导电类型半导体掺杂柱区三，5n为第二导电类型半导体掺杂柱区n，6为绝缘介质沟槽区，7为第二导电类型半导体体区，8为第一导电类型半导体重掺杂源区，9为栅氧化层，10为多晶硅栅。

具体实施方式

为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。

实施例1；

一种沟槽型超结功率器件终端结构，包括第一导电类型半导体衬底1和位于第一导电类型半导体衬底1上表面的第一导电类型半导体外延层2；所述第一导电类型半导体外延层2顶层一端设置有第二导电类型半导体主结区3，其另一端设置有第一导电类型半导体截止环4；其特征在于：所述第二导电类型半导体主结区3与第一导电类型半导体截止环4之间的第一导电类型半导体外延层2顶层设置有绝缘介质沟槽区6，其上表面与终端表面平齐；绝缘介质沟槽区6的一侧与第二导电类型半导体主结区3相接触，其另一侧与第一导电类型半导体截止环4相隔离；绝缘介质沟槽区6的两侧及底部设置有相互独立的第二导电类型半导体掺杂柱区一51、第二导电类型半导体掺杂柱区二52、第二导电类型半导体掺杂柱区三53、……第二导电类型半导体掺杂柱区n5n，并使得绝缘介质沟槽区6与第二导电类型半导体主结区3接触面的底端以及绝缘介质沟槽靠近器件有源区的底部尖端均设置在第二导电类型半导体掺杂柱区一51的内部；若干个第二导电类型半导体掺杂柱区51、52、53……5n自第二导电类型半导体主结区3至第一导电类型半导体截止环4方向依次排列且与第一导电类型半导体截止环4相隔离，任意两个相邻第二导电类型半导体掺杂柱区5通过第一导电类型半导体外延层2相隔离形成超结结构。

下面结合本实施例对具体原理进行详细说明，以n沟道沟槽型超结终端结构为例，本领域技术人员可根据下文公开内容得到n沟道沟槽型超结终端结构的原理。

本发明通过在常规超结终端区域的p型主结区3边缘一侧设置绝缘介质沟槽区6，并使得绝缘介质沟槽区6与第二导电类型半导体主结区3接触面的底端以及绝缘介质沟槽区6靠近器件有源区的底端均设置在p型掺杂柱区5的内部。由于绝缘介质沟槽区6是在n型外延层中制作若干个p型掺杂柱区5形成超结结构之后经过挖槽填充形成的，因此可认为绝缘介质沟槽区6是以嵌入的方式位于半导体层内，其上表面与器件终端硅表面齐平，其纵向深度和横向宽度可以根据需要合理设计，因为沟槽内填充的绝缘介质可以承受比硅高得多的的电场，因此可以此来实现承受较大的反向偏压；同时正是因为在相同的反向耐压下，沟槽结构所占用的芯片面积比常规超结终端小得多，因此可明显减小终端的占用面积。而绝缘介质沟槽区6底部尖端设置在p型掺杂柱区5的内部且与之接触，能够使尖端位置的电势分布更加均匀，改善了沟槽底部尖端位置的局部电场集中现象，增大了终端的击穿电压，提高了终端的可靠性；同时位于绝缘介质沟槽区6底部的p型掺杂柱区5，能够使耗尽层边界进一步向器件体内扩展，进一步提高终端的耐压能力。此外，该终端结构的制作工艺与超结器件元胞的制作工艺相兼容，且操作简单可控，有利于实现工业化生产。

实施例2：

本实施例提供一种如图3所示的沟槽型超结终端结构。与实施例1不同的是，本实施例提供的结构的绝缘介质沟槽区6的左、右两侧为倾斜面，且其侧面不仅与第二导电类型半导体掺杂柱区一51接触，还与第二导电类型半导体掺杂柱区二52以及第一导电类型半导体外延层2接触，具体在制作过程中是通过控制沟槽刻蚀步骤来控制绝缘介质沟槽区6侧面与水平线的倾角大小。其余结构均与实施例1相同。

在实施例1中，因绝缘介质沟槽区6的侧面与表面水平线相互垂直，导致电势在直角尖端处分布密集而产生电场集中。本实施例结构中，倾斜的侧面以及相对平缓的底部尖端具有相比于垂直侧面更均匀的电势分布和更低的电场强度，且工艺实现相对容易。沟槽底部尖端的电场强度可根据需要合理调节，在占用较小芯片面积的同时提高了终端的耐压能力。该终端结构在不增加工艺复杂度和成本的同时增加了设计的灵活性。

实施例3：

本实施例提供一种如图4所示的沟槽型超结终端结构。与实施例1的区别在于，绝缘介质沟槽区6右侧与第一导电类型半导体截止环4和第一导电类型半导体外延层2接触。其余结构均与实施例1相同。本实施例中对于绝缘介质沟槽区6右侧底部尖端的位置没有要求，降低了该终端结构的工艺难度，在使用掩膜板时，只需保证绝缘介质沟槽区6左侧边界的对准即可。

实施例4：

本发明可用作很多种超结功率器件的终端结构，本实施例给出了在平面栅超结器件的一种应用实例，如图5所示，其包括第一导电类型半导体衬底1和设置在第一导电类型半导体衬底1上的第一导电类型半导体外延层2，所述第一导电类型半导体外延层2包括有源区即元胞区和终端区，所述终端区的结构即为本实施例1提供的结构，所述有源区包括：设置在第一导电类型半导体外延层2顶层的第二导电类型半导体体区7、设置在第二导电类型半导体体区7顶层两侧的第一导电类型半导体重掺杂源区8、设置在第二导电类型半导体体区7下表面的第二导电类型半导体掺杂柱区5以及设置在最顶面由多晶硅栅10及其外围的栅氧化层9构成的栅极结构。有源区的设置并不局限于此，且为现有技术，本实施例对此不再赘述。

实施例5：

本实施例提供制作如实施例1(以n沟道超结器件的终端结构为例)所示结构的方法，具体工艺步骤如下：

第一步：单晶硅衬底准备及外延层生长：

如图6所示，采用n型重掺杂单晶硅衬底1，并在该衬底的上表面气相外延生长具有一定厚度和掺杂浓度的n型外延层2；

第二步：p型掺杂柱区5刻蚀：

如图7所示，在n型外延层2表面使用掩模版定义出p型掺杂柱区5的位置，采用反应离子刻蚀技术得到具有高深宽比的深槽结构；

第三步：填充p型掺杂柱区及平坦化处理：

如图8所示，在刻蚀出p型掺杂柱区的深槽后，采用气相外延生长硅单晶填充深槽，形成p型掺杂柱区51、52、……5n，并将表面平坦化处理；

第四步：刻蚀及填充绝缘介质沟槽区6：

如图9所示，使用掩膜板，在终端区域表面光刻、刻蚀出具有垂直侧面的绝缘介质沟槽区6；然后cvd绝缘介质层进行填充，对表面进行平坦化处理；

第五步：离子注入形成p型主结区3：

如图10所示，表面使用掩膜板在终端一侧离子注入一定剂量和能量的p型杂质，然后进行退火处理。为了方便，该步骤一般和元胞区的p型体区一起形成；

第六步：形成n型截止环4：

如图11所示，使用掩模版离子注入低能量、高剂量的n型杂质，快速热退火后在n型外延层2上层另一侧形成n型截止环4。该步骤可与元胞区的n+源极接触区一起形成。

本发明提供的沟槽型超结终端结构的工艺制造过程与超结器件元胞的工艺兼容，终端区中p型掺杂柱区5可与元胞区的p型掺杂柱区一起形成，p型主结区3可与元胞区的p型体区一起形成，n型截止环4可与元胞源极接触区一起形成。本发明制作工艺与现有元胞区制作工艺相兼容，且工艺偏差对终端的击穿电压及可靠性影响较小，降低了终端制作的工艺难度。

以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。