沟槽栅功率器件及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅功率器件；本发明还涉及一种沟槽栅功率器件的制造方法。

背景技术：

半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域。以igbt、mosfet为标志的半导体功率器件是当今电力电子领域器件的主流。igbt及mosfet目前都是通过平面栅或沟槽(trench)栅工艺形成，尤其是沟槽栅原胞结构被广泛应用，原胞的步进(pitch)尺寸越来越小对光刻对准精度要求越来越高，由于沟槽工艺可能导致硅片的翘曲，对准精度难以精确控制，因此接触孔和栅极沟槽距离一致性难以控制。其中，步进为栅极沟槽的宽度和栅极沟槽之间的间距的和，对应于一个原胞的宽度。

如图1所示，是现有沟槽栅功率器件的结构示意图，包括：高掺杂的半导体衬底如硅衬底1，硅衬底1的电阻率通常在0.001ω*cm到0.002ω*cm之间，硅衬底1的厚度也希望尽可能的薄以降低衬底电阻。

在硅衬底1的表面形成有外延层如硅外延层2，硅外延层2的厚度和掺杂浓度决定了器件的器件电压。器件的击穿电压越高，硅外延层2需要的厚度也越厚，掺杂浓度也越低。通常硅外延层2的厚度在2μm到15μm之间，硅外延层2的电阻率在0.1ω*cm到2ω*cm之间。硅外延层2可以是单层结构，电阻率在整个外延层是一致的；硅外延层2也可以是二层结构且有一层缓冲层(buffer)，缓冲层位于硅外延层2和硅衬底1之间的接触区域，缓冲层的电阻率通常比较低。硅外延层2也可以是多层结构。

沟槽栅包括形成于栅极沟槽中的栅介质层如栅氧化层3和多晶硅栅如多晶硅栅9。器件的击穿电压越低，栅氧化层3的厚度越薄。对于n型沟槽栅功率器件，其多晶硅栅9通常是n型重掺杂；对于p型沟槽栅功率器件，其多晶硅栅9通常是p型重掺杂组成的。

沟道区4形成于硅外延层2的表面，沟道区4的掺杂浓度决定了器件的阈值电压。在实际中，栅极沟槽的深度通常比沟道区4的深度深0.1μm到0.2μm之间。

在沟道区4的表面形成有重掺杂的源区5。

层间膜6和正面金属层7，层间膜6通常为氧化层。为了降低功率mosfet的导通电阻，顶部金属层7的厚度通常比较厚，目前都在4μm以上。

通孔或接触孔8，通常，正面金属层7包括多层，第一层正面金属层7和底部的掺杂区域如源区5和沟道区4的连接是通过接触孔来相连的；正面金属层7之间的连接是通过通孔相连的，图1中仅示意出了一层正面金属层7，标记8对应的为接触孔。正面金属层7在图形化后会形成源极和栅极，源极通过对应的接触孔8和源区5和沟道区4相连。

所述沟槽栅功率器件的电流流动区由多个原胞周期性排列组成，沟槽栅通常会延伸到电流流动区外部的栅引出区，通过在栅引出区的多晶硅栅9的顶部形成的接触孔8连接到由正面金属层7组成的栅极。

沟槽栅功率器件的导通电阻跟沟槽即栅极沟槽的密度有很大的关联，沟槽密度越大，沟槽栅功率器件的导通电阻越低。因此，在工艺上，都希望尽量增加沟槽密度。沟槽密度决定于：

沟槽的宽度，这个主要是由光刻的精度和沟槽的刻蚀深度有关。

沟槽和沟槽之间的距离也就是我们常说的平台区(mesa)的宽度。mesa的宽度由接触孔的尺寸以及接触孔和沟槽的距离。接触孔的尺寸由光刻的精度决定即如图1中的沟槽的顶部宽度d2，接触孔和沟槽的距离即为图1中的距离d2需要保证一定的距离。此外，接触孔的位置还受到光刻对准精度的影响。这样都导致的mesa的宽度需要比较宽。

一个典型的沟槽栅功率器件，沟槽的宽度最小可以做到0.2μm，mesa的宽度是0.6μm，接触孔的宽度是0.2μm，对应的步进可以做到0.8μm，其中步进即一个沟槽的宽度和一个沟槽间距的和。

技术实现要素：

本发明所要解决的技术问题是提供一种沟槽栅功率器件，能自对准定义出源区顶部的接触孔，从而能缩小器件的步进并从而减少器件的比导通电阻。为此，本发明还提供一种沟槽栅功率器件的制造方法。

为解决上述技术问题，本发明提供的沟槽栅功率器件形成在半导体衬底中，所述半导体衬底的顶部表面为第一表面；所述沟槽栅功率器件的电流流动区由多个原胞周期性排列组成，各所述原胞的沟槽栅包括栅极沟槽、栅介质层和多晶硅栅。

所述栅极沟槽形成于半导体衬底中，各相邻的所述栅极沟槽之间的区域为半导体平台区。

所述栅介质层形成在所述栅极沟槽的底部表面和侧面，所述多晶硅栅填充在所述栅极沟槽中。

所述栅极沟槽采用形成于所述半导体衬底的第一表面的硬质掩模层定义，所述硬质掩模层的顶部表面为第二表面；填充所述栅极沟槽之后的所述多晶硅栅的顶部表面和所述第二表面相平，在所述多晶硅栅填充所述栅极沟槽之后所述硬质掩模层被去除，在所述硬质掩模层去除之后，在所述多晶硅栅的顶部形成有利用所述多晶硅栅的氧化速率大于所述半导体衬底的氧化速率的特点自对准形成的第一氧化层，在所述第一氧化层之间的区域组成第一自对准沟槽。

在所述第一自对准沟槽底部的所述半导体平台区中形成有第二导电类型掺杂的沟道区，第一导电类型重掺杂的源区形成在所述沟道区的表面。

所述多晶硅栅侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道。

由所述第一自对准沟槽自对准定义出所述源区顶部的源接触孔；所述源接触孔的底部还穿过所述源区和所述沟道区连接，所述源区和所述沟道区同时通过所述源接触孔连接到由正面金属层组成的源极。

进一步的改进是，所述半导体衬底为硅衬底；所述栅介质层为栅氧化层；所述硬质掩模层的材料为氧化层、氮化层或氮氧化层。

进一步的改进是，所述沟槽栅功率器件还具有屏蔽层，所述屏蔽层形成于所述多晶硅栅底部的所述栅极沟槽中，所述屏蔽层的材料和所述多晶硅栅的材料相同，所述屏蔽层和所述栅极沟槽的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述多晶硅栅之间间隔有栅间隔离介质层。

进一步的改进是，在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述多晶硅栅的顶部形成有栅接触孔，通过所述栅接触孔将所述多晶硅栅和由正面金属层组成的栅极。

进一步的改进是，通过在去除所述硬质掩模层之前，通过以所述硬质掩模层为自对准条件在所述多晶硅栅的顶部区域中进行离子注入来改变所述多晶硅栅的多晶硅的晶粒尺寸来提高所述多晶硅栅的氧化速率，从而减少在形成所述第一氧化层时在所述半导体衬底表面形成的第二氧化层的厚度。

进一步的改进是，改变所述多晶硅栅的多晶硅的晶粒尺寸对应的离子注入为n型杂质离子注入、p型杂质离子注入或非掺杂离子注入。

进一步的改进是，所述沟槽栅功率器件为沟槽栅mosfet，第一导电类型重掺杂的漏区形成于所述半导体衬底的背面，由所述漏区和所述沟道区之间的所述半导体衬底组成第一导电类型掺杂的漂移区。

或者，所述沟槽栅功率器件为沟槽栅igbt，第二导电类型重掺杂的集电区形成于所述半导体衬底的背面，由所述集电区和所述沟道区之间的所述半导体衬底组成第一导电类型掺杂的漂移区。

进一步的改进是，所述沟槽栅功率器件为n型器件，第一导电类型为n型，第二导电类型为p型；所述沟槽栅功率器件为p型器件，第一导电类型为p型，第二导电类型为n型。

为解决上述技术问题，本发明提供的沟槽栅功率器件的制造方法包括如下步骤：

步骤一、提供半导体衬底，所述半导体衬底的顶部表面为第一表面，在所述半导体衬底的第一表面形成硬质掩模层；所述硬质掩模层的顶部表面为第二表面。

步骤二、光刻定义出所述栅极沟槽的形成区域，依次对所述硬质掩模层和所述半导体衬底进行各项异性刻蚀在所述半导体衬底中形成多个栅极沟槽，各相邻的所述栅极沟槽之间的区域为半导体平台区。

步骤三、形成栅介质层，所述栅介质层形成在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外部的表面。

步骤四、形成多晶硅栅，所述多晶硅栅将所述栅极沟槽完全填充并延伸到所述栅极沟槽外部的表面。

步骤五、对所述多晶硅栅进行回刻使所述多晶硅栅仅填充于所述栅极沟槽中且所述多晶硅栅的顶部表面和所述第二表面相平，所述栅极沟槽外的所述多晶硅栅都被去除。

步骤六、去除所述硬质掩模层；进行氧化并利用所述多晶硅栅的氧化速率大于所述半导体衬底的氧化速率的特点在所述多晶硅栅的顶部自对准形成第一氧化层，在所述第一氧化层之间的区域组成第一自对准沟槽。

步骤七、在所述第一自对准沟槽的底部的所述半导体平台区中形成沟道区，所述多晶硅栅侧面覆盖所述沟道区并用于在所述沟道区的表面形成沟道。

步骤八、在所述沟道区的表面形成源区；由所述第一自对准沟槽自对准定义出所述源区顶部的源接触孔。

以所述第一自对准沟槽为自对准条件对底部的所述半导体衬底进行刻蚀使所述源接触孔的底部穿过所述源区并使所述源接触孔和所述沟道区连接。

步骤九、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成栅极和源极；所述栅极通过栅接触孔和所述多晶硅栅连接，所述源极通过源接触孔和所述源区和所述沟道区连接。

进一步的改进是，所述半导体衬底为硅衬底；所述栅介质层为栅氧化层；所述硬质掩模层的材料为氧化层、氮化层或氮氧化层；所述硬质掩模层的厚度为0.3μm～0.5μm。

进一步的改进是，所述沟槽栅mosfet还具有屏蔽层，在形成所述栅介质层和所述多晶硅栅之前还包括形成所述屏蔽层的步骤，分别为：

形成屏蔽介质层；

采用沉积加回刻工艺形成所述屏蔽层；

在所述屏蔽层的顶部表面形成栅间隔离介质层；

所述屏蔽层形成于所述多晶硅栅底部的所述栅极沟槽中，所述屏蔽层的材料和所述多晶硅栅的材料相同，所述屏蔽层和所述栅极沟槽的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述多晶硅栅之间间隔有栅间隔离介质层。

进一步的改进是，在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述多晶硅栅的顶部形成有栅接触孔，通过所述栅接触孔将所述多晶硅栅和由正面金属层组成的栅极。

进一步的改进是，通过在去除所述硬质掩模层之前，还包括步骤：

以所述硬质掩模层为自对准条件在所述多晶硅栅的顶部区域中进行离子注入并用以改变所述多晶硅栅的多晶硅的晶粒尺寸来提高所述多晶硅栅的氧化速率，从而减少在形成所述第一氧化层时在所述半导体衬底表面形成的第二氧化层的厚度。

进一步的改进是，改变所述多晶硅栅的多晶硅的晶粒尺寸对应的离子注入为n型杂质离子注入、p型杂质离子注入或非掺杂离子注入。

提高所述多晶硅栅的氧化速率还包括对所述第一氧化层的氧化工艺条件进行设置，所述第一氧化层的氧化工艺条件为湿氧氧化，氧化温度为700℃～900℃；所述第二氧化层的厚度为0.03μm～0.1μm。

进一步的改进是，所述沟槽栅功率器件为沟槽栅mosfet，还包括如下背面工艺：

步骤十、对所述半导体衬底进行背面减薄并在所述半导体衬底的背面形成第一导电类型重掺杂的漏区，由所述漏区和所述沟道区之间的所述半导体衬底组成第一导电类型掺杂的漂移区。

步骤十一、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。

或者，所述沟槽栅功率器件为沟槽栅igbt，还包括如下背面工艺：

步骤十、对所述半导体衬底进行背面减薄并在所述半导体衬底的背面形成第二导电类型重掺杂的集电区，由所述集电区和所述沟道区之间的所述半导体衬底组成第一导电类型掺杂的漂移区。

步骤十一、在所述集电区的背面形成背面金属层并由所述背面金属层组成集电极。

针对现有工艺中采用光刻定义源区顶部的接触孔即源接触孔时会对源接触孔的尺寸缩小以及源接触孔和邻近的沟槽栅的间距的缩小受限的缺陷，本发明利用栅极沟槽采用硬质掩模层定义特点，将填充栅极沟槽后的多晶硅栅的顶部表面和硬质掩模层的顶部表面相平，这样在硬质掩模层去除之后多晶硅栅的顶部能突出在半导体衬底的顶部表面即第一表面上，之后在结合多晶硅栅的突出结构以及利用多晶硅栅的氧化速率大于半导体衬底的氧化速率的特点在多晶硅栅的顶部自对准形成的第一氧化层，而在第一氧化层之间的区域组成第一自对准沟槽，这样沟道区和源区能自对准形成于第一自对准沟槽的底部，第一自对准沟槽同时自对准定义出源区顶部的源接触孔，所以本发明能自对准定义出源区顶部的接触孔，从而能缩小器件的步进并从而减少器件的比导通电阻。

而且本发明的源接触孔是通过自对准定义的，故源接触孔的尺寸的一致性也能得到提高，进一步提高器件的性能。

另外，本发明的源接触孔都是通过自对准定义实现的，没有涉及到复杂的工艺条件，故本发明还具有工艺简单，成本低的优点，有利于实现小尺寸的原胞结构的量产，如本发明的原胞的步进能做到1微米以下。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有沟槽栅功率器件的结构示意图；

图2是本发明第一实施例沟槽栅功率器件的结构示意图；

图3a-图3j是本发明第一实施例沟槽栅功率器件的制造方法的各步骤中的器件结构示意图。

具体实施方式

本发明第一实施例沟槽栅功率器件：

如图2所示，是本发明第一实施例沟槽栅功率器件的结构示意图，本发明第一实施例沟槽栅功率器件形成在半导体衬底101中，所述半导体衬底101的顶部表面为第一表面；所述沟槽栅功率器件的电流流动区由多个原胞周期性排列组成，各所述原胞的沟槽栅包括栅极沟槽201、栅介质层102和多晶硅栅103。

所述半导体衬底101为硅衬底；所述栅介质层102为栅氧化层；所述硬质掩模层202的材料为氧化层、氮化层或氮氧化层。

所述栅极沟槽201形成于半导体衬底101中，各相邻的所述栅极沟槽201之间的区域为半导体平台区。

所述栅介质层102形成在所述栅极沟槽201的底部表面和侧面，所述多晶硅栅103填充在所述栅极沟槽201中。

所述栅极沟槽201采用形成于所述半导体衬底101的第一表面的硬质掩模层202(请参考图3a所示)定义，所述硬质掩模层202的顶部表面为第二表面；填充所述栅极沟槽201之后的所述多晶硅栅103的顶部表面和所述第二表面相平，在所述多晶硅栅103填充所述栅极沟槽201之后所述硬质掩模层202被去除，在所述硬质掩模层202去除之后，在所述多晶硅栅103的顶部形成有利用所述多晶硅栅103的氧化速率大于所述半导体衬底101的氧化速率的特点自对准形成的第一氧化层104，在所述第一氧化层104之间的区域组成第一自对准沟槽204。

所述硬质掩模层202的厚度为0.3μm～0.5μm；所述硬质掩模层202去除之后能使所述多晶硅栅103的突出在所述第一表面之上的厚度为0.1μm～0.5μm。

本发明第一实施例中，通过在去除所述硬质掩模层202之前，通过以所述硬质掩模层202为自对准条件在所述多晶硅栅103的顶部区域中进行离子注入来改变所述多晶硅栅103的多晶硅的晶粒尺寸来提高所述多晶硅栅103的氧化速率，从而减少在形成所述第一氧化层104时在所述半导体衬底101表面形成的第二氧化层104a(请参考图3f所示)的厚度。

改变所述多晶硅栅103的多晶硅的晶粒尺寸对应的离子注入为n型杂质离子注入、p型杂质离子注入或非掺杂离子注入。经过离子注入之后，所述多晶硅栅103的氧化速率能大于所述半导体衬底101的氧化速率且最大值能为所述半导体衬底101的氧化速率的5倍。

提高所述多晶硅栅103的氧化速率还包括对所述第一氧化层104的氧化工艺条件进行设置，所述第一氧化层104的氧化工艺条件为湿氧氧化，氧化温度为700℃～900℃；所述第二氧化层104a的厚度为0.03μm～0.1μm。

在所述第一自对准沟槽204底部的所述半导体平台区中形成有第二导电类型掺杂的沟道区105，第一导电类型重掺杂的源区106形成在所述沟道区105的表面。

所述多晶硅栅103侧面覆盖所述沟道区105并用于在所述沟道区105的表面形成沟道。

由所述第一自对准沟槽204自对准定义出所述源区106顶部的源接触孔108；所述源接触孔108的底部还穿过所述源区106和所述沟道区105连接，所述源区106和所述沟道区105同时通过所述源接触孔108连接到由正面金属层109组成的源极。图2中，填充金属后形成的所述源接触孔108还穿过层间膜107，所述源接触孔108的底部区域由所述第一自对准沟槽204自对准定义。所述正面金属层108形成于所述层间膜107的表面。

本发明第一实施例中，在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述多晶硅栅103的顶部形成有栅接触孔，通过所述栅接触孔将所述多晶硅栅103和由正面金属层109组成的栅极。

所述沟槽栅功率器件为沟槽栅mosfet，第一导电类型重掺杂的漏区110形成于所述半导体衬底101的背面，由所述漏区110和所述沟道区105之间的所述半导体衬底101组成第一导电类型掺杂的漂移区。

在所述漏区110的背面形成背面金属层111并由所述背面金属层111组成漏极。

本发明第一实施例中，所述沟槽栅功率器件为n型器件，第一导电类型为n型，第二导电类型为p型。在其他实施例中也能为：所述沟槽栅功率器件为p型器件，第一导电类型为p型，第二导电类型为n型。

针对现有工艺中采用光刻定义源区106顶部的接触孔即源接触孔108时会对源接触孔108的尺寸缩小以及源接触孔108和邻近的沟槽栅的间距的缩小受限的缺陷，本发明第一实施例器件利用栅极沟槽201采用硬质掩模层202定义特点，将填充栅极沟槽201后的多晶硅栅103的顶部表面和硬质掩模层202的顶部表面相平，这样在硬质掩模层202去除之后多晶硅栅103的顶部能突出在半导体衬底101的顶部表面即第一表面上，之后在结合多晶硅栅103的突出结构以及利用多晶硅栅103的氧化速率大于半导体衬底101的氧化速率的特点在多晶硅栅103的顶部自对准形成的第一氧化层104，而在第一氧化层104之间的区域组成第一自对准沟槽204，这样沟道区105和源区106能自对准形成于第一自对准沟槽204的底部，第一自对准沟槽204同时自对准定义出源区106顶部的源接触孔108，所以本发明第一实施例器件能自对准定义出源区106顶部的接触孔，从而能缩小器件的步进并从而减少器件的比导通电阻。

而且本发明第一实施例器件的源接触孔108是通过自对准定义的，故源接触孔108的尺寸的一致性也能得到提高，进一步提高器件的性能。

另外，本发明第一实施例器件的源接触孔108都是通过自对准定义实现的，没有涉及到复杂的工艺条件，故本发明还具有工艺简单，成本低的优点，有利于实现小尺寸的原胞结构的量产，如本发明第一实施例器件的原胞的步进能做到1微米以下。

本发明第二实施例沟槽栅功率器件：

本发明第二实施例沟槽栅功率器件和本发明第一实施例沟槽栅功率器件的区别之处为，本发明第二实施例沟槽栅功率器件中具有如下特征：

所述沟槽栅功率器件为沟槽栅igbt，第二导电类型重掺杂的集电区形成于所述半导体衬底101的背面，由所述集电区和所述沟道区105之间的所述半导体衬底101组成第一导电类型掺杂的漂移区。

本发明第三实施例沟槽栅功率器件：

本发明第三实施例沟槽栅功率器件和本发明第一实施例沟槽栅功率器件的区别之处为，本发明第三实施例沟槽栅功率器件中具有如下特征：

所述沟槽栅功率器件还具有屏蔽层，所述屏蔽层形成于所述多晶硅栅103底部的所述栅极沟槽201中，所述屏蔽层的材料和所述多晶硅栅103的材料相同，所述屏蔽层和所述栅极沟槽201的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述多晶硅栅103之间间隔有栅间隔离介质层。所述屏蔽介质层的材料能采用氧化层，所述栅间隔离介质层的材料能采用氧化层。

本发明第一实施例沟槽栅功率器件的制造方法：

如图3a至图3j所示，是本发明第一实施例沟槽栅功率器件的制造方法的各步骤中的器件结构示意图，本发明第一实施例沟槽栅功率器件的制造方法包括如下步骤：

步骤一、如图3a所示，提供半导体衬底101，所述半导体衬底101的顶部表面为第一表面，在所述半导体衬底101的第一表面形成硬质掩模层202；所述硬质掩模层202的顶部表面为第二表面。

所述半导体衬底101为硅衬底；所述栅介质层102为栅氧化层；所述硬质掩模层202的材料为氧化层、氮化层或氮氧化层；所述硬质掩模层202的厚度为0.1μm～0.5μm。

步骤二、如图3a所示，光刻定义出所述栅极沟槽201的形成区域，依次对所述硬质掩模层202和所述半导体衬底101进行各项异性刻蚀在所述半导体衬底101中形成多个栅极沟槽201，各相邻的所述栅极沟槽201之间的区域为半导体平台区。

步骤三、如图3b所示，形成栅介质层102，所述栅介质层102形成在所述栅极沟槽201的底部表面和侧面并延伸到所述栅极沟槽201外部的表面。

步骤四、如图3c所示，形成多晶硅栅103，所述多晶硅栅103将所述栅极沟槽201完全填充并延伸到所述栅极沟槽201外部的表面。

步骤五、如图3c所示，对所述多晶硅栅103进行回刻使所述多晶硅栅103仅填充于所述栅极沟槽201中且所述多晶硅栅103的顶部表面和所述第二表面相平，所述栅极沟槽201外的所述多晶硅栅103都被去除。

如图3d所示，通过在去除所述硬质掩模层202之前，还包括步骤：

以所述硬质掩模层202为自对准条件在所述多晶硅栅103的顶部区域中进行离子注入如标记203对应的箭头线所示，用以改变所述多晶硅栅103的多晶硅的晶粒尺寸来提高所述多晶硅栅103的氧化速率，从而减少在形成所述第一氧化层104时在所述半导体衬底101表面形成的第二氧化层104a的厚度。

改变所述多晶硅栅103的多晶硅的晶粒尺寸对应的离子注入为n型杂质离子注入、p型杂质离子注入或非掺杂离子注入。在离子注入之后通常还需要进行退火。通过离子注入和退火改变表面多晶硅的晶粒尺寸，能便于提高多晶硅的氧化速率。

步骤六、如图3e所示，去除所述硬质掩模层202。

如图3f所示，进行氧化并利用所述多晶硅栅103的氧化速率大于所述半导体衬底101的氧化速率的特点在所述多晶硅栅103的顶部自对准形成第一氧化层104，在所述第一氧化层104之间的区域组成第一自对准沟槽204。

对所述多晶硅栅103的氧化主要是对其凸出在所述第一表面之上的部分进行氧化，氧化利用在所述半导体衬底101的第一表面和所述多晶硅栅103的表面不同氧化速率，在所述多晶硅栅103表面形成更厚的所述第一氧化层104。所述多晶硅栅103的氧化速率的高低由所述多晶硅栅103的表面晶粒尺寸、所述多晶硅栅103的掺杂浓度、氧化工艺条件确定，所述多晶硅栅103的氧化速率可以为所述半导体衬底101的第一表面的氧化速率的1倍～5倍。

提高所述多晶硅栅103的氧化速率还包括对所述第一氧化层104的氧化工艺条件进行设置，所述第一氧化层104的氧化工艺条件为湿氧氧化，氧化温度为700℃～900℃；所述第二氧化层104a的厚度为0.03μm～0.1μm。也就采用湿氧氧化能提高所述多晶硅栅103的氧化速率。

另外，提高所述多晶硅栅103的掺杂浓度也能提高氧化速率。

另外，增加所述多晶硅栅103的晶粒尺寸也能提高氧化速率。

步骤七、如图3g所示，在所述第一自对准沟槽204的底部的所述半导体平台区中形成沟道区105，所述多晶硅栅103侧面覆盖所述沟道区105并用于在所述沟道区105的表面形成沟道。

所述沟道区105通过采用第二导电类型掺杂的阱注入加推阱工艺形成。

步骤八、如图3h所示，在所述沟道区105的表面形成源区106；由所述第一自对准沟槽204自对准定义出所述源区106顶部的源接触孔108。

如图3i所示，在所述源区106形成之后，需要去除所述第二氧化层104a。

之后，以所述第一自对准沟槽204为自对准条件对底部的所述半导体衬底101进行刻蚀使所述源接触孔108的底部穿过所述源区106并使所述源接触孔108和所述沟道区105连接。

步骤九、如图3j所示，形成层间膜107，接触孔和正面金属层109，对所述正面金属层109进行图形化形成栅极和源极；所述栅极通过栅接触孔和所述多晶硅栅103连接，所述源极通过源接触孔108和所述源区106和所述沟道区105连接。

图3j中，填充金属后形成的所述源接触孔108还穿过层间膜107，所述源接触孔108的底部区域由所述第一自对准沟槽204自对准定义。所述正面金属层108形成于所述层间膜107的表面。

所述沟槽栅功率器件为沟槽栅mosfet，还包括如下背面工艺：

步骤十、如图2所示，对所述半导体衬底101进行背面减薄并在所述半导体衬底101的背面形成第一导电类型重掺杂的漏区110，由所述漏区110和所述沟道区105之间的所述半导体衬底101组成第一导电类型掺杂的漂移区。

步骤十一、在所述漏区110的背面形成背面金属层111并由所述背面金属层111组成漏极。

本发明第一实施例方法中，在所述电流流动区外部还形成有栅极引出区，所述电流流动区的所述沟槽栅还延伸到所述栅极引出区中，在所述栅极引出区中的所述多晶硅栅103的顶部形成有栅接触孔，通过所述栅接触孔将所述多晶硅栅103和由正面金属层109组成的栅极。

本发明第二实施例沟槽栅功率器件的制造方法：

本发明第二实施例沟槽栅功率器件的制造方法和本发明第一实施例沟槽栅功率器件的制造方法的区别之处为，本发明第二实施例沟槽栅功率器件的制造方法中具有如下特征：

所述沟槽栅功率器件为沟槽栅igbt，还包括如下背面工艺：

步骤十、对所述半导体衬底101进行背面减薄并在所述半导体衬底101的背面形成第二导电类型重掺杂的集电区，由所述集电区和所述沟道区105之间的所述半导体衬底101组成第一导电类型掺杂的漂移区。

步骤十一、在所述集电区的背面形成背面金属层111并由所述背面金属层111组成集电极。

本发明第三实施例沟槽栅功率器件的制造方法：

本发明第三实施例沟槽栅功率器件的制造方法和本发明第一实施例沟槽栅功率器件的制造方法的区别之处为，本发明第三实施例沟槽栅功率器件的制造方法中具有如下特征：

所述沟槽栅mosfet还具有屏蔽层，在形成所述栅介质层102和所述多晶硅栅103之前还包括形成所述屏蔽层的步骤，分别为：

形成屏蔽介质层。

采用沉积加回刻工艺形成所述屏蔽层。

在所述屏蔽层的顶部表面形成栅间隔离介质层。

所述屏蔽层形成于所述多晶硅栅103底部的所述栅极沟槽201中，所述屏蔽层的材料和所述多晶硅栅103的材料相同，所述屏蔽层和所述栅极沟槽201的底部表面和侧面之间隔离有屏蔽介质层，所述屏蔽层和所述多晶硅栅103之间间隔有栅间隔离介质层。

其实对于sgtmosfet，减小mesa的宽度意义更大。这是因为对于sgt而言，作为源极场板的屏蔽层会对漂移区进行横向耗尽，mesa的宽度越小，漂移区的掺杂浓度可以做到更高，器件的比导通电阻更低。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。