本实用新型涉及半导体微电子技术领域，更具体地，涉及一种瞬态电压抑制器。
背景技术：
瞬态电压抑制器(Transient Voltage Suppressor,TVS)是目前普遍实用的一种高效能电路保护器件，其外形与普通二极管无异，但其特殊的结构和工艺设计使其能够吸收高达数千瓦的浪涌功率。瞬态电压抑制器的工作机理是：在反向应用条件下，当瞬态电压抑制器承受一个高能量的大脉冲时，其工作阻抗会快速降至极低的导通值，从而允许大电流流过，同时把电压钳制在预定水平，一般的响应时间仅为10-12秒，因此可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。
相对于仅能在单一方向上对电路进行保护的单向的瞬态电压抑制器，双向瞬态电压抑制器在正、反两个方向上满足符合基本对称的常规电性I-V曲线的特征，从而在实际应用中，能同时保护电路的两个方向，所以应用范围更广。
消费类电子的市场飞速发展，以手机和移动终端为代表的电子产品性能不断提升，手机或移动终端等对反应速度、传输速度都有较高要求，小于1pF的超低电容是瞬态电压抑制器须满足的硬性指标。
现有技术中的双向瞬态电压抑制器一般由纵向的NPN或PNP结构构成。图1a示出现有技术中具有纵向PNP结构的双向瞬态电压抑制器的结构示意图，图1b示出现有技术中具有纵向NPN结构的双向瞬态电压抑制器的结构示意图。如图1a和图1b所示的瞬态电压抑制器虽然能够实现较大的功率和较好的电压对称性，且成本低廉、工艺简单，但这种结构的双向瞬态电压抑制器的电容较大，不能满足目前市场对瞬态电压抑制器的需求。
图2a示出现有技术的利用两组单向低电容芯片串联封装的双向瞬态电压抑制器的原理示意图。为实现双向瞬态电压抑制器，可以将两组分离的、性能完全一样的单向瞬态电压抑制器按照图3所示的方式串联以实现电容较小的双向瞬态电压抑制器。然而这种双向瞬态电压抑制器须有将两组单向瞬态电压抑制器串联封装，成本较高，并且对于较小的封装体，两组单向瞬态电压抑制器无法同时封装，增加了工艺制程方面的难度。
图2b示出现有技术的一种两通道的单向低电容瞬态电压抑制器的原理示意图。如图2b所示，由于两通道的单向低电容瞬态电压抑制器的两个通道端完全对称，因此可以直接将两通道的单向低电容瞬态电压抑制器的两个通道端引出以实现双向低电容的瞬态电压抑制。然而，在这种应用下，由于两通道的单向低电容瞬态电压抑制器的两个通道端必须同时从正面引出，因此芯片面积会增大，不适合较小的封装体；同时，由于在封装过程中，两通道的单向瞬态电压抑制器的两个通道端必须各打一根金属线以引出两个通道端，这也会增加制造成本。
图2c示出现有技术的一种利用多颗独立的整流二极管和普通瞬态电压抑制二极管封装集成的双向瞬态电压抑制器的原理示意图。如图2c所示，由于该双向瞬态电压抑制器中需要在基岛上放置2颗芯片，因此容易导致封装缺陷发生的概率增大，从而使芯片贴片的成本较高；在封装过程中，两个通道端需要各打一根金属线，也使得成本增加；同时，由于多颗芯片的集成封装需要较大的空间，因此整个双向瞬态电压抑制器的尺寸较大，不适合较小的封装体。
因此，需要一种新的、结合了低电容设计的且能够从正反两面分别引出电极的双向瞬态电压抑制器。
技术实现要素：
为了解决上述现有技术存在的问题，本实用新型提供一种瞬态电压抑制器，以满足低成本、低电容、双向瞬态电压抑制、小体积封装以及具有能够从正反两面分别引出电极的结构等市场要求。
本实用新型提供了一种瞬态电压抑制器，其中，包括：第一掺杂类型的半导体衬底，所述半导体衬底作为第二电极引出；第一掺杂类型的第二外延层，设置于所述半导体衬底的第一表面之上；第二掺杂类型的第一埋层，从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第一埋层包括第一部分和第二部分；第一掺杂类型的第二埋层，包括第一部分和第二部分，所述第二埋层的第一部分从所述半导体衬底的第一表面向所述半导体衬底内延伸，所述第二埋层的第二部分从所述第一埋层的第一部分向所述第一埋层内延伸；第二掺杂类型的第一隔离区，所述第一隔离区从所述第二外延层的上表面向所述第二外延层内延伸，所述第一隔离区的一部分与所述第一埋层的第一部分相连以在所述第二外延层内限定出第一隔离岛，所述第一隔离区的另一部分与所述第一埋层的第二部分相连以在所述第二外延层内限定出第二隔离岛；第一掺杂类型的第二隔离区，所述第二隔离区从所述第二外延层的上表面向所述第二外延层内延伸，所述第二隔离区的一部分与所述第二埋层的第二部分相连以在所述第一隔离岛内限定出所述第二外延层的第三隔离岛，所述第二隔离区的另一部分与所述第二埋层的第一部分相连；第二掺杂类型的第一阱区，所述第一阱区包括第一部分和第二部分，所述第一阱区的第一部分从所述第二外延层的上表面向所述第三隔离岛内延伸，所述第一阱区的第二部分从所述第二外延层的上表面向所述第二外延层内延伸并通过所述第一隔离区将所述第一埋层的第一部分和所述第一埋层的第二部分电相连，所述第一阱区的第二部分与所述第二隔离区的第二部分接触；以及第一掺杂类型的第二阱区，从所述第二外延层的上表面延伸至所述第二隔离岛内，所述第二阱区与所述第一阱区的第一部分电相连并作为第一电极引出。
优选地，所述第二埋层的第一部分位于所述第一埋层的第一部分和第二部分之间。
优选地，所述第二隔离区沿所述第一隔离岛和所述第一隔离区之间的接触面从所述第二外延层的上表面向所述第二外延层内延伸以形成所述第三隔离岛。
优选地，所述瞬态电压抑制器还包括金属层，所述金属层设置于所述半导体衬底的第二表面，所述半导体衬底的所述第一表面和所述第二表面彼此相对。
优选地，所述瞬态电压抑制器还包括：绝缘层，位于所述第二外延层的上表面，并在所述第一阱区的第一部分、所述第二阱区的对应位置处设有接触孔；电极引线，通过所述接触孔将所述第一阱区的第一部分和第二阱区电相连以引出所述第一电极。
优选地，所述半导体衬底的第一表面预先生长有第一掺杂类型的第一外延层，所述第一外延层作为牺牲层。
优选地，所述半导体衬底的电阻率小于0.02Ω·cm，所述第一外延层的电阻率不小于0.1Ω·cm。
优选地，所述第二外延层的掺杂浓度小于所述第一外延层的掺杂浓度。
优选地，所述第一外延层的厚度不小于3μm，所述第二外延层的厚度不小于5μm。
优选地，所述第一埋层的注入剂量不小于E14cm-2数量级，所述第二埋层的掺杂浓度不小于E19cm-3数量级，所述第一隔离区的掺杂浓度不小于E18cm-3数量级，所述第二隔离区的掺杂浓度不小于E18cm-3数量级，所述第一阱区的掺杂浓度不小于E19cm-3数量级，所述第二阱区的注入剂量不小于E14cm-2数量级。
优选地，所述第一掺杂类型为N型或P型，所述第二掺杂类型为N型或P型中的另一个。
采用本实用新型的技术方案后，可获得以下有益效果：1、能够实现低电容的性能和双向瞬态电压保护的功能；2、能够从正反两面分别引出第一电极和第二电极；3、通过选用相同掺杂类型的半导体衬底、第一外延层以及第二外延层，降低了外延层的制作难度，从而保证了器件参数和性能的稳定；4、不同于常规单芯片多在外延层的上表面完成核心器件的设计和制作的集成方案，根据本实用新型提供的瞬态电压抑制器很大程度上利用了芯片的立体空间，将占据面积较大的功率器件制作在芯片内部，只将一些对设计规则有更严格要求的器件放在外延层上表面完成制作，因此芯片面积利用率更高，集成度更高，芯片尺寸得到进一步压缩，降低了封装成本，具备产业化优势。
附图说明
通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。
图1a示出现有技术中具有纵向PNP结构的双向瞬态电压抑制器的结构示意图。
图1b示出现有技术中具有纵向NPN结构的双向瞬态电压抑制器的结构示意图。
图2a示出现有技术的利用两组单向低电容芯片串联封装的双向瞬态电压抑制器的原理示意图。
图2b示出现有技术的一种两通道的单向低电容瞬态电压抑制器的原理示意图。
图2c示出现有技术的一种利用多颗独立的整流二极管和普通瞬态抑制二极管封装集成的双向瞬态电压抑制器的原理示意图。
图3示出本实用新型第一实施例提供的瞬态电压抑制器的电路图。
图4示出图3中瞬态电压抑制器的伏安特性曲线示意图。
图5示出图3中瞬态电压抑制器的部分结构图。
图6a至6j示出根据本实用新型第一实施例的瞬态电压抑制器的制造方法各个阶段的截面示意图。
具体实施方式
以下基于实施例对本实用新型进行描述，但是本实用新型并不仅仅限于这些实施例。在下文对本实用新型实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本实用新型。为了避免混淆本实用新型的实质，公知的方法、过程、流程没有详细叙述。
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本实用新型的实施例的系统、方法、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对实用新型本身的限制。
以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。
图3示出本实用新型第一实施例提供的瞬态电压抑制器的电路图。
本实用新型第一实施例提供的瞬态电压抑制器100是双向TVS器件，其内部具有如图3所示的双向抑制等效电路，该双向抑制电路包括第一整流二极管D1、第二整流二极管D2、第三整流二极管D3、第一瞬态电压抑制二极管T1以及第二瞬态电压抑制二极管T2，其中，第一整流二极管D1的阳极与第二整流二极管D2的阴极相连以作为第一电极P1(例如位于瞬态电压抑制器100的封装正面)，第二瞬态电压抑制二极管T2的阴极与第三整流二极管D3的阴极相连以作为第二电极P2(例如位于瞬态电压抑制器100的封装背面)，第二瞬态电压抑制二极管T2的阳极与第二整流二极管D2的阳极相连，第三整流二极管D3的阳极与第一瞬态电压抑制二极管T1的阳极相连，第一瞬态电压抑制二极管T1的阴极与第一整流二极管D1的阴极相连。
图4示出图3中瞬态电压抑制器的伏安特性曲线示意图。其中，横坐标表示瞬态电压抑制器的第一电极和第二电极之间的电压，纵轴表示从第一电极经瞬态电压抑制器100流向第二电极的电流。
从图4可以看出，当该瞬态电压抑制器100的第一电极P1和第二电极P2之间的反向电压超过一定阈值时，瞬态电压抑制器100能够瞬间导通大电流，使得第二电极的电压被箝位至预定水平；当瞬态电压抑制器100的第一电极P1和第二电极P2之间的正向电压超过一定阈值时，瞬态电压抑制器100能够瞬间导通大电流，使得第一电极的电压被箝位至预定水平。
具体地，结合图3可知，在浪涌发生时：如果第一电极P1和第二电极P2之间承受负电压，则第二整流二极管D2导通，第二瞬态电压抑制二极管T2承受反向电压，如果该反向电压的数值高于第二瞬态电压抑制二极管T2的击穿电压，则第二瞬态电压抑制二极管T2的工作阻抗能够立即降到一个很低的值以允许大电流通过，并且同时将第二电极P2的电压箝位至预定水平，从而保护连接在第一电极P1和第二电极P2之间的电子元件；如果第一电极P1和第二电极P2之间承受正电压，则第一整流二极管D1和第三整流二极管D3导通，第一瞬态电压抑制二极管T1承受反向电压，如果该反向电压的数值高于第一瞬态电压抑制二极管T1的击穿电压，则第一瞬态电压抑制二极管T1的工作阻抗能够立即降到一个很低的值以允许大电流通过，并且同时将第一电极P1的电压箝位至预定水平以保护连接在第一电极P1和第二电极P2之间的电子元件，从而实现了双向的瞬态电压抑制功能。
图5示出图3中瞬态电压抑制器的部分结构图。
在下文的描述中，将描述半导体材料的掺杂类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的掺杂类型，也可以获得相同功能的半导体器件。
如图5所示，瞬态电压抑制器100包括第一电极P1、第二电极P2、半导体衬底101、位于半导体衬底101第一表面上的第一外延层、第一埋层103、第二埋层104、位于第一外延层上的第二外延层105、第一隔离区106、第二隔离区107、第一阱区108以及第二阱区109。
半导体衬底101例如是重掺杂的N型半导体衬底，为了形成P型或N型半导体层或区域，可以在半导体层或区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。
在该实施例中，半导体衬底101为电阻率小于0.02Ω·cm的重掺杂N型衬底，掺杂剂为砷(As)。第二电极P2例如位于半导体衬底101的第二表面，半导体衬底101的第一表面和第二表面彼此相对。
第一外延层为生长在半导体衬底101第一表面的轻掺杂N型外延层，其电阻率不小于0.1Ω·cm，且厚度不小于3μm，用于作为半导体衬底101第一表面的牺牲层，该牺牲层最终将被半导体衬底101反扩散并补偿殆尽，因此在下文的部分描述中，省略了对第一外延层的描述。
第一埋层103例如是P型埋层。通过牺牲层向从半导体衬底101的第一表面注入剂量不小于E14cm-2数量级的掺杂剂(例如为硼)，并退火，以形成第一埋层103。第一埋层103包括第一部分和第二部分。
第二埋层104例如是掺杂浓度不小于E19cm-3数量级的N型重掺杂区。第二埋层104包括第一部分和第二部分，第二埋层104的第一部分从第一外延层延伸至半导体衬底101中，第二埋层104的第二部分形成于第一埋层103的第一部分中以与第一埋层103的第一部分形成一个PN结。在瞬态电压抑制器100中，第二埋层104的第一部分与半导体衬底101形成低阻的导电通路。
第二外延层105例如是覆盖生长在N型重掺杂的半导体衬底101的第一表面上方的N型轻掺杂区，其覆盖第二埋层104、第一埋层103以及第一外延层，且电阻率不小于5Ω·cm、厚度不小于5μm。其中，第二外延层105的电阻率和厚度将决定该瞬态电压抑制器100的电气性能，在实际实施时，本领域技术人员可根据应用的需要自由调整。
第一隔离区106例如是P型隔离区，其掺杂浓度不小于E18cm-3，掺杂剂例如为硼。第一隔离区106从第二外延层105的上表面延伸至第二外延层105中，并随着后续的高温制程进一步向半导体衬底101所在的方向延伸，最终在瞬态电压抑制器100中穿过第二外延层105以与第一埋层103相连。第一隔离区106包括第一部分和第二部分，第一隔离区106的第一部分与第一埋层103的第一部分相连以在第二外延层105中限定出第一隔离岛；第一隔离区106的第二部分与第一埋层103的第二部分相连以在第二外延层105中限定出第二隔离岛。
第二隔离区107例如是N型隔离区，其为掺杂浓度不小于E18cm-3数量级的N型重掺杂区，掺杂剂例如为磷。第二隔离区107包括第一部分和第二部分，第二隔离区107的第一部分从第二外延层的上表面向第一隔离岛内延伸并与第二埋层104的第二部分相连，从而在第一隔离岛内进一步限定出第二外延层的第三隔离岛，该第三隔离岛通过第二隔离区的第一部分与第二埋层104的第二部分相连；第二隔离区107的第二部分从第二外延层105表面延伸并穿过第二外延层105以与第二埋层104的第一部分相连，从而第二隔离区107的第二部分、第二埋层104的第一部分与半导体衬底101形成一个贯穿第二外延层105的低阻导电通路。其中，为了形成第三隔离岛，第二隔离区107的第一部分与第一隔离区的第一部分的内侧面至少部分重叠，即第二隔离区107的第一部分沿第一隔离区的第一部分与第一隔离岛之间的接触面从第二外延层的上表面延伸至第二埋层的第二部分以形成第三隔离岛。
第一阱区108例如是P型阱区，其为掺杂浓度不小于E18cm-3数量级的P型重掺杂区，掺杂剂例如为硼。第一阱区108包括第一部分和第二部分，第一阱区108的第一部分由第二外延层105延伸至第三隔离岛中；第一阱区108的第二部分由第二外延层105表面向第二外延层105内延伸一定深度以连接第一隔离区106的第一部分和第二部分，从而第一阱区108的第一部分通过第一隔离区将第一埋层103的第一部分和第一埋层103的第二部分相连，且第一阱区108的第二部分与第二隔离区107的第二部分接触以形成PN结。
第二阱区109例如是N型阱区，其为注入剂量不小于E14cm-2的N型重掺杂区，掺杂剂例如为磷。第二阱区109由第二外延层105表面延伸至第二隔离岛内。
优选地，瞬态电压抑制器100还包括绝缘层，绝缘层覆盖第二外延层105的表上面并在第一阱区108的第一部分和第二阱区109的对应位置处设有接触孔，使得第一电极P1(例如为电极引线)能够通过接触孔将第一阱区108的第一部分和第二阱区109电相连并引出。
绝缘层例如由氧化硅或氮化硅组成，第一电极P1以及第二电极P2例如选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
对应于图3，在图5所示的瞬态电压抑制器100中，半导体衬底101作为第三整流二极管D3的阴极与第二电极P2相连，第一埋层103作为第三整流二极管D3的阳极，第一埋层103的第一部分作为第一瞬态电压抑制二极管T1的阳极，第二埋层104的第二部分作为第一瞬态电压抑制二极管T1的阴极。
第一阱区108的第一部分由第二外延层105延伸至第三隔离岛中以作为第一整流二极管D1的阳极，第三隔离岛作为第一整流二极管D1的阴极通过第二隔离区107的第一部分与作为第一瞬态电压抑制二极管T1的阴极的第二埋层104的第二部分相连。
第二隔离区107的第二部分、第二埋层104的第一部分与半导体衬底101形成一个贯穿第二外延层105的低阻导电通路以共同作为第二瞬态电压抑制二极管T2的阴极，第一阱区108的第二部分作为第二瞬态电压抑制二极管T2的阳极，从而第一阱区108的第二部分与第二隔离区107的第二部分形成次表面二极管结构的第二瞬态电压抑制二极管T2。由于浓度的影响，第二瞬态电压抑制二极管T2的PN结的击穿界面仅包括第一阱区108的第二部分和和第二隔离区107的第二部分之间的界面区域(因为第二外延层105的掺杂浓度较低，因此避免了第一阱区108的第二部分与第二外延层105之间的界面区域发生表面击穿)。
第一隔离区106的第二部分与第一埋层103的第二部分共同形成第二整流二极管D2的阳极，第二阱区109由第二外延层105表面延伸至第二隔离岛内以作为第二整流二极管D2的阴极。由于第一阱区108的第二部分将用于第一隔离区106的第一部分和第二部分相连，因此第二整流二极管D2的阳极与第二瞬态电压抑制二极管T2的阳极相连。
第一电极P1将第二阱区109和第一阱区108的第一部分电相连并引出，从而实现第一整流二极管D1的阳极和第二整流二极管D2的阴极之间的连接。
图6a至6j示出根据本实用新型第一实施例的瞬态电压抑制器的制造方法各个阶段的截面示意图。
如图6a所示，在N型的半导体衬底101的第一表面形成N型的第一外延层以作为半导体衬底101的第一表面的牺牲层。
为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂，例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷或锑。在该实施例中，半导体衬底101为电阻率小于0.02Ω·cm的重掺杂N型衬底，掺杂剂为砷(As)。
第一外延层的厚度不小于3μm，电阻率不小于0.1Ω·cm，最终第一外延层将被半导体衬底101反扩散并补偿殆尽。
第一外延层可以采用已知的沉淀工艺形成。例如，沉淀工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。
如图6b所示，经第一外延层在半导体衬底101中形成P型的第一埋层。第一埋层至少包括第一部分103a和第二部分103b。
例如，通过第一外延层向从半导体衬底101的第一表面注入剂量不小于E14cm-2数量级的掺杂剂(例如为硼)，并退火，以在半导体衬底101中形成第一埋层。在实际实施时，本领域技术人员可以根据应用的需要自由调整第一埋层的掺杂浓度和结深。
如图6c所示，形成N型的第二埋层。第二埋层例如是掺杂浓度不小于E19cm-3数量级的N型重掺杂区，其包括第一部分104a和第二部分104b。第二埋层的第一部分104a从第一外延层向半导体衬底101中延伸，第二埋层的第二部分104b形成于第一埋层的第一部分103a中以与第一埋层的第一部分103a形成一个PN结。第二埋层的第一部分104a与半导体衬底101形成低阻的导电通路。
如图6d所示，形成N型的第二外延层105，以覆盖第一外延层、第一埋层以及第二埋层。第二外延层105例如是N型轻掺杂区，其电阻率不小于5Ω·cm，厚度不小于5μm。其中，第二外延层105的电阻率和厚度将决定该瞬态电压抑制器100的工作电压和电气性能，在实际实施时，本领域技术人员可根据应用的需要自由调整。
第二外延层105可以采用已知的沉淀工艺形成。例如，沉淀工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。
如图6e所示，形成P型的第一隔离区，其从第二外延层105的上表面延伸至第二外延层105中，并随着后续的高温制程进一步向半导体衬底101所在的方向延伸，最终穿过第二外延层105以与第一埋层相连。
第一隔离区的掺杂浓度例如不小于E18cm-3数量级，掺杂剂例如为硼。
第一隔离区包括第一部分106a和第二部分106b，其中，第一隔离区的第一部分106a与第一埋层的第一部分103a相连以在第二外延层105中限定出第一隔离岛105a，第一隔离区的第二部分106b与第一埋层的第二部分103b相连以在第二外延层105中限定出第二隔离岛105b。
如图6f所示，形成N型的第二隔离区。第二隔离区例如为掺杂浓度不小于E18cm-3数量级的N型重掺杂区，掺杂剂例如为磷。
第二隔离区包括第一部分107a和第二部分107b，第二隔离区的第一部分107a从第二外延层105的上表面向第一隔离岛105a内延伸并与第二埋层的第二部分104b相连，从而在第二隔离岛内进一步限定出第二外延层105的第三隔离岛105c，该第三隔离岛105c通过第二隔离区的第一部分107a与第二埋层的第二部分104b电相连；第二隔离区的第二部分107b从第二外延层105的上表面延伸并穿过第二外延层105以与第二埋层的第一部分104a相连，从而第二隔离区的第二部分107b、第二埋层的第一部分104a与半导体衬底101形成一个贯穿第二外延层105的低阻导电通路。其中，为了形成第三隔离岛105c，第二隔离区的第一部分107a与第一隔离区的第一部分106a的内侧面至少部分重叠，即第二隔离区的第一部分107a沿第一隔离区的第一部分106a与第一隔离岛105a之间的接触面从第二外延层105的上表面延伸至第二埋层的第二部分104b以形成第三隔离岛105c。
如图6g所示，形成P型的第一阱区。第一阱区例如为掺杂浓度不小于E18cm-3数量级的P型重掺杂区，掺杂剂例如为硼。
第一阱区包括第一部分108a和第二部分108b，第一阱区的第一部分108a由第二外延层105的上表面延伸至第三隔离岛105c中；第一阱区的第二部分108b由第二外延层105表面向第二外延层105内延伸一定深度以连接第一隔离区的第一部分106a和第二部分106b，从而第一阱区的第一部分108a通过第一隔离区将第一埋层的第一部分103a和第一埋层的第二部分103b相连，且第一阱区的第二部分108b与第二隔离区的第二部分107b接触以形成PN结。
如图6h所示，形成N型的第二阱区109。第二阱区109例如为注入剂量不小于E14cm-2数量级的N型重掺杂区，掺杂剂例如为磷。第二阱区109由第二外延层105的上表面延伸至第二隔离岛105b内。
如图6i所示，用电极引线将第二阱区109和第一阱区的第一部分108a电相连以形成瞬态电压抑制器100的第一电极P1，并将半导体衬底101与第二电极P2相连。
如图6j所示，第二电极P2例如形成于半导体衬底101的第二表面，半导体衬底101的第一表面与半导体衬底101的第二表面相对。
优选地，在将半导体衬底101与第二电极P2相连之前，先从半导体衬底101的第二表面向半导体衬底101内部减薄半导体衬底101的厚度，以减小瞬态电压抑制器100的封装体积。
优选地，瞬态电压抑制器100还包括绝缘层，绝缘层覆盖第二外延层105的上表面并在第一阱区的第一部分108a和第二阱区109的对应位置处设有接触孔，使得第一电极P1能够通过接触孔将第二阱区109和第一阱区的第一部分108a电相连并引出。
绝缘层例如由氧化硅或氮化硅组成，第一电极P1以及第二电极P2例如选自金、银、铜、铝、铝硅、铝硅铜、钛银、钛镍金等金属或合金组成。
可以看出，根据本实用新型实施例提供的瞬态电压抑制器可以通过简单步骤制备得到，能够实现低电容的性能和双向瞬态电压保护的功能，并且能够从正反两面分别引出第一电极和第二电极。通过选用相同掺杂类型的半导体衬底、第一外延层以及第二外延层，降低了外延层的制作难度，从而保证了器件参数和性能的稳定。且不同于常规单芯片多在外延层的上表面完成核心器件的设计和制作的集成方案，根据本实用新型提供的瞬态电压抑制器很大程度上利用了芯片的立体空间，将占据面积较大的功率器件制作在芯片内部，只将一些对设计规则有更严格要求的器件放在外延层上表面完成制作，芯片面积利用率更高，集成度更高，芯片尺寸得到进一步压缩，降低了封装成本，具备产业化优势。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。