3D存储器件的制作方法

本实用新型涉及存储器技术，更具体地，涉及3D存储器件。

背景技术：

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比， NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用 NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，主要包括栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。然而，随着栅叠层结构的层数越来越多，在栅叠层结构中，栅极导体与用于分隔栅极导体的绝缘层同时增加，绝缘层占用了3D存储器件中大量的空间，不仅增大了3D存储器件的尺寸，而且降低了空间的利用率。

期望进一步改进3D存储器件的结构及其制造方法，从而提高3D存储器件的存储密度，减小3D存储器件的尺寸。

技术实现要素：

本实用新型的目的是提供一种改进的3D存储器件，通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了3D存储器件的存储密度，提高了3D存储器件的空间利用率。

根据本实用新型提供的一种3D存储器件，包括：半导体衬底；沟道柱，位于所述半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与所述沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，所述3D存储器件还包括贯穿所述沟道柱的第一隔离结构，所述第一隔离结构将所述第一栅叠层结构与所述第二栅叠层结构分隔，其中，在与所述半导体衬底表面垂直的方向上，每个所述栅叠层结构的所述多个栅极导体和所述多个层间绝缘层交替堆叠，并且所述第一栅叠层结构的栅极导体和所述第二栅叠层结构的栅极导体错开设置。

优选地，所述第一隔离结构的材料包括碳化硅。

优选地，所述第一栅叠层结构的层间绝缘层的材料选自氧化物与氮化物中的一种，所述第二栅叠层结构的层间绝缘层的材料选自氧化物与氮化物中的另一种。

优选地，所述第一隔离结构将所述沟道柱均分。

优选地，所述多个沟道柱呈阵列排布，每列所述沟道柱与相邻列的所述沟道柱错位排列。

优选地，每列所述沟道柱被同一所述第一隔离结构分隔。

优选地，还包括栅线缝隙，贯穿所述栅叠层结构，所述多个沟道柱位于所述栅线缝隙之间。

根据本实用新型实施例的3D存储器件，通过第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，既将沟道柱一侧的栅极导体与沟道柱另一侧的层间绝缘层相对设置，从而使沟道柱两侧的栅极导体分别与沟道柱的对应部分形成多个存储单元，更加充分地利用了沟道柱形成了更多的存储单元，达到了增加3D存储器件的存储密度的目的，与现有技术相比，本实用新型实施例的3D存储器件及其制造方法通过相互错层的第一栅叠层结构与第二栅叠层结构的代替了现有技术中的栅叠层结构，不需要增加栅叠层结构的总层数就可以实现增加存储单元的目的，达到了减少3D存储器件的尺寸的效果。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2a示出根据本实用新型第一实施例的3D存储器件的立体图。

图2b示出根据本实用新型第二实施例的3D存储器件的立体图。

图3、图4、图6、图7、图9、图10、图12至图14示出根据本实用新型第二实施例的3D存储器件制造方法的各个阶段的截面图。

图5、图8、图11示出根据本实用新型第二实施例的3D存储器件制造方法的各个阶段的顶视图。

图15a至16c示出根据本实用新型实施例的3D存储器件的效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。

本实用新型可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本实用新型不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至 M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和 123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和 Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111 用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管 Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压 VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112 到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。

图2a示出根据本实用新型第一实施例的3D存储器件的立体图。为了清楚起见，在图2a中仅仅示出了部分第一隔离结构102，并未示出本实用新型第一实施例的3D存储器件中的其它绝缘层。

如图2a所示，本实施例中示出的3D存储器件包括：半导体衬底101、位于半导体衬底101上方的多个沟道柱110、位于半导体衬底101上方并与沟道柱110邻接的第一栅叠层结构120a与第二栅叠层结构120b、贯穿沟道柱110的第一隔离结构102，其中，第一栅叠层结构120a包括交替堆叠的多个栅极导体121a、122a、123a和多个层间绝缘层,第二栅叠层结构120b包括交替堆叠的多个栅极导体121b、122b、123b和多个层间绝缘层。

多个沟道柱110呈阵列排布，每列沟道柱110与相邻列的沟道柱110 错位排列，相同列的沟道柱110被同一第一隔离结构102分隔并均分，同时，第一隔离结构102还将第一栅叠层结构120a与第二栅叠层结构 120b分隔。

在与半导体衬底101表面垂直的方向上，第一栅叠层结构120a的栅极导体121a、122a、123a和第二栅叠层结构120b的栅极导体121b、122b、 123b错开设置，从而实现本实施例中示出的3D存储器件包括2*n共计 2n个存储单元串，其中n为沟道柱110的个数。

图2b示出根据本实用新型第二实施例的3D存储器件的立体图。为了清楚起见，在图2b中未示出3D存储器件中的各个绝缘层。

如图2b所示，本实施例中示出的3D存储器件包括：半导体衬底101、位于半导体衬底101上方的多个沟道柱110、位于半导体衬底101上方并与沟道柱110邻接的第一栅叠层结构120a与第二栅叠层结构120b、贯穿沟道柱110的第一隔离结构102、以及贯穿栅叠层结构的栅线缝隙 103，其中，第一栅叠层结构120a包括交替堆叠的多个栅极导体121a、 122a、123a和多个层间绝缘层,第二栅叠层结构120b包括交替堆叠的多个栅极导体121b、122b、123b和多个层间绝缘层。

多个沟道柱110呈阵列排布，其位于栅线缝隙103之间，每列沟道柱110与相邻列的沟道柱110错位排列，沟道柱110两侧的栅叠层结构被贯穿沟道柱110的第一隔离结构分隔，并且沟道柱110一侧的栅极导体与另一侧的层间绝缘层相对，实现栅极导体的错层排列，此外，沟道柱110两侧的栅极导体分别被第二隔离结构分隔为至少两个部分，从而实现本实施例中示出的3D存储器件包括2*2*n共计4n个存储单元串，其中n为沟道柱110的个数。

在本实施例的3D存储器件中，每个沟道柱110被隔离结构分为4 个部分，存储单元串分别包括各自的沟道柱110所对应的部分以及栅极导体。栅极导体与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。

优选地，在衬底半导体衬底101中例如包括CMOS电路。采用导电通道提供CMOS电路与外部电路之间的电连接。

优选地，本实施例中示出的3D存储器件还包括假沟道柱140，用于提供机械支撑作用。

图3、图4、图6、图7、图9、图10、图12至图14示出根据本实用新型第二实施例的3D存储器件制造方法的各个阶段的截面图，图5、图8、图11示出根据本实用新型第二实施例的3D存储器件制造方法的各个阶段的顶视图。下面将结合图3至图14对实用新型存储器结构的制造方法进行详细的说明。

本实施例制造3D存储器件的方法开始于半导体衬底101，在半导体衬底101形成绝缘叠层结构130，如图3所示。

在该步骤中，可以利用沉积工艺在在半导体衬底101上堆叠第一层间绝缘层131与第二层间绝缘层132，其中，第一层间绝缘层131的材料选自氧化物与氮化物中的一种，第二层间绝缘层132的材料选自氧化物与氮化物中的另一种。在本实施例中，第一层间绝缘层131的材料为氧化物，第二层间绝缘层132的材料为氮化物。

进一步地，贯穿绝缘叠层结构130形成多个第一隔离结构102，第一隔离结构102延伸至半导体衬底101中，如图4所示，

在该步骤中，可以利用刻蚀工艺图案化绝缘叠层结构130与部分半导体衬底101，形成多条缝隙，并在缝隙填充用于形成第一隔离结构102 的材料，其中，第一隔离结构102的材料包括碳化硅。

进一步地，贯穿绝缘叠层结构130形成多个沟道柱110，如图5至图7所示，其中，图6为图5中沿A-A线或B-B线的截面图，图7图5 中沿C-C线的截面图。

在该步骤中，可以利用刻蚀工艺图案化绝缘叠层结构130，形成多个沟道孔，接着在沟道孔内壁依次形成栅介质层114、电荷存储层113、隧穿介质层112、以及沟道层111，最后形成接触区115使沟道柱110通过半导体衬底101形成供源极接触。其中，第一隔离结构102将沟道柱 110两侧的绝缘叠层结构130分隔。

优选地，第一隔离结构102沿第一方向将沟道柱110均分。

优选地，在该步骤中，还可以形成贯穿绝缘叠层结构130的假沟道柱，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱并未与位线相连接，也没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。

进一步地，贯穿绝缘叠层结构130并围绕多个沟道柱110形成栅线缝隙103，如图5、图6所示，其中，多个沟道柱110位于栅线缝隙103 之间。

进一步地，贯穿绝缘叠层结构130与多个沟道柱110形成第二隔离结构104，如图5、图6所示。

在该步骤中，可以利用刻蚀工艺图案化绝缘叠层结构130，形成多条缝隙，并在缝隙填充用于形成第二隔离结构104的材料，沟道柱110 两侧的绝缘叠层结构130分别被第二隔离结构104分隔为两个部分，其中，第二隔离结构104的材料包括氧化物。

优选地，第二隔离结构104沿第二方向将沟道柱110均分，第一方向与第二方向呈90度。

进一步地，利用栅线缝隙103作为蚀刻剂通道，采用各向同性蚀刻将第一隔离结构102一侧的第二层间绝缘层132去除从而形成空腔105，如图8、图9所示，图9为图8中沿A-A线的截面图。

在该步骤中，各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在绝缘叠层结构130中的第一层间绝缘层131和第二层间绝缘层132分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、 CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙103。绝缘叠层结构130中的第二层间绝缘层132的端部暴露于栅线缝隙103 的开口中，因此，第二层间绝缘层132接触到蚀刻剂。蚀刻剂由栅线缝隙103的开口逐渐向绝缘叠层结构130的内部蚀刻第二层间绝缘层132。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构130中的第一层间绝缘层131去除第二层间绝缘层132。而由于第一隔离结构102的阻挡，蚀刻剂不会对沟道柱110另一侧的第二层间绝缘层132进行刻蚀。

进一步地，利用栅线缝隙103作为蚀刻剂通道，采用各向同性蚀刻将第一隔离结构102另一侧的第一层间绝缘层131去除从而形成空腔 105，如图8、图10所示，其中，图10为图8中沿B-B线的截面图。

在该步骤中，去除第一层间绝缘层131的方法与去除第二层间绝缘层132类似，此处不再赘述。

进一步地，利用栅线缝隙103作为沉积物通道，采用原子层沉积 (ALD)，在栅线缝隙103和空腔105中填充金属层形成栅极导体，然后进行回蚀刻(etch back)，重新形成栅线缝隙103，如图11至图14 所示，其中，图12为图11中沿A-A线的截面图，图13为图11中沿 B-B线的截面图，图14为图11中沿C-C线的截面图。

在该实施例中，金属层例如由钨组成。第一隔离结构102一侧的栅极导体(121a、122a、123a)置换了绝缘叠层结构130中的第一层间绝缘层131从而形成了第一栅叠层结构120a。第一隔离结构102另一侧的栅极导体(121b、122b、123b)置换了绝缘叠层结构130中的第二层间绝缘层132从而形成了第二栅叠层结构120b。

图15a至16c示出根据本实用新型实施例的3D存储器件的效果分析图。

如图15a至图15c所示，其中，图15b为图15a栅叠层结构中第N 层与对应部分的沟道柱沿XY平面的截面图，图15c为图15a栅叠层结构中第N+1层与对应部分的沟道柱沿XY平面的截面图。

在理想工艺中，若要增加3D存储器件的存储单元，就需要增加栅叠层结构的堆叠层数，具体的，需要增加栅极导体121’的层数，从而增加沟道柱110’与栅极导体121’形成的存储单元，而为了实现栅极导体 121’之间的电隔离，还同时需要在增加的栅极导体121’之间形成层间绝缘层130’，因此，3D存储器件的尺寸也会增大，在实际应用中，栅叠层结构在Z方向上有大于40％的空间被层间绝缘层130’占据，导致栅叠层结构在Z方向上浪费了大量资源，例如，对于64层的3D存储器件来说，实际上是有64层栅线金属(栅极导体121’)以及64层介电质(层间绝缘层130’)，介电质浪费了3D存储器件在Z方向上近一半的空间。

如图16a至图16c所示，其中，图16b为图16a栅叠层结构中第N 层与对应部分的沟道柱沿XY平面的截面图，图16c为图16a栅叠层结构中第N+1层与对应部分的沟道柱沿XY平面的截面图。

在本实用新型的实施例中，若要增加3D存储器件的存储单元，仅需要将沟道柱110一侧的栅极导体121a、与沟道柱110另一侧的栅极导体121b错开设置，在Z方向上实现了栅极导体121a与121b的错层，而存储单元在Z方向上是连续存在于每一层的，即在栅叠层结构中，包括层间绝缘层在内的每一层所对应的沟道柱110的部分均被充分利用，与栅极导体121a与121b形成存储单元，从而在Z方向增加了至少1倍的存储密度。

此外，通过形成贯穿沟道柱110与栅叠层结构的第二隔离结构103，分别将沟道柱110两侧的错层的栅极导体121a与121b一分为二，在每一层中，沟道柱110每一侧的存储单元为两个。

结合XYZ三个方向上的改进，3D存储器件的存储密度至少提升至原有的4倍，而3D存储器件的尺寸并未增加，相比于理想工艺，达到了减少3D存储器件的尺寸的效果。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本实用新型的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本实用新型的范围。本实用新型的范围由所附权利要求及其等价物限定。不脱离本实用新型的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本实用新型的范围之内。