使用金属栅第一方法来构建三维非易失性存储器器件与流程

本申请要求于2017年1月20日提交的序号为62/448,677的美国临时申请的优先权和权益，该美国临时申请通过引用整体并入本文。

本公开一般涉及半导体器件和非易失性存储器晶体管，并且更具体地涉及三维非易失性存储器器件和制造方法。

背景技术：

半导体制造技术的进步继续使得半导体集成电路器件的物理缩放成为可能。新一代半导体器件中的技术进步之一，例如先进技术节点(例如，低于10nm的节点)的存储器器件技术，包括三维(3d)存储器器件或垂直非易失性存储器器件，例如3dnand闪存器件。然而，一些3dnand闪存技术可能具有许多缺点，诸如：有限的可缩放性(难以缩放插头直径)，需要高电压(通常高于10v，甚至高于15v)和/或制造成本高昂。

鉴于前述内容，需要一种制造三维nand的有效或成本有效的方法。

技术实现要素：

根据第一方面，一种制造三维nand的方法包括在衬底上方形成第一材料和第二材料的交替层的堆叠的步骤，其中所述第一材料包括绝缘材料，并且其中所述第二材料包括导电材料；通过水平层的堆叠形成垂直开口，从而暴露所述半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；沿着所述垂直开口的所述侧壁形成阻挡电介质层；在所述垂直开口中在所述阻挡电介质层上方形成电荷存储层；在所述垂直开口中在所述电荷存储层上方形成沟道电介质层；在所述垂直开口中在所述沟道电介质层上方形成半导体层；在所述半导体层上方用绝缘材料填充所述垂直开口；在所述堆叠的顶表面上创建字线掩蔽；穿过所述堆叠蚀刻未掩蔽的区域以沿着所述字线(wordline)形成沟槽；并用所述绝缘材料填充所述沟槽。

在某些方面，所述半导体层可以包括多晶硅。

在某些方面，所述电荷存储层可以包括氮化硅。

在某些方面，所述第一材料可以包括氧化硅。

在某些方面，所述第二材料可以选自由如下组成的组中：w、mo、ru、ni、al、ti、ta、它们的氮化物、及其组合。

在某些方面，所述阻挡电介质层可以包括氧化铝。

在某些方面，所述沟道电介质层可以包括氧化硅。

在某些方面，所述第二材料可以包括例如w。

在某些方面，所述绝缘材料可以包括多晶硅。

在某些方面，所述第一材料或第二材料的层可以例如小于约80nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约70nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约60nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约50nm厚。

在某些方面，在形成所述交替层的堆叠之后，所述堆叠的所述第二材料未被完全去除。

在某些方面，在形成所述交替层的堆叠之后，所述堆叠的所述第二材料未被完全替换。

在某些方面，所述堆叠的所述第二材料不是牺牲材料。

根据第二方面，一种制造三维nand的方法包括以下步骤：在衬底上方形成第一材料和第二材料的交替层的堆叠，其中所述第一材料包括绝缘材料，并且其中所述第二材料包括导电材料；通过水平层的堆叠形成垂直开口，从而暴露所述半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；通过所述垂直开口选择性地去除所述堆叠的所述第二材料的一部分以形成凹槽；沿着所述垂直开口的所述侧壁形成氧化物层；将半导体材料从所述凹槽中填充到水平沟槽中；去除所述垂直开口的垂直侧壁上的所述半导体层；在所述垂直开口的所述侧壁上方形成沟道电介质层；在所述垂直开口中在所述沟道电介质层上方形成半导体层；在所述半导体层上方用绝缘材料填充所述垂直开口；在所述堆叠的顶表面上创建字线掩蔽；穿过所述堆叠蚀刻未掩蔽的区域以沿着字线形成沟槽；并用所述绝缘材料填充所述沟槽。

根据第三方面，制造三维nand的方法可以包括如下步骤：在衬底上方形成第一材料和第二材料的交替层的堆叠，其中所述第一材料包括绝缘材料，并且其中所述第二材料包括导电材料，其中所述堆叠的所述第二材料不是牺牲材料，并且它在形成所述交替层的堆叠之后未被完全去除或替换。

根据第四方面，一种存储器器件可以包括：水平层的堆叠、垂直结构。所述垂直结构可以包括电荷存储层、沟道电介质层和垂直沟道结构。可以在半导体衬底上形成所述水平层的堆叠。所述水平层的堆叠可以包括与多个绝缘层交替的多个栅电极层。所述栅电极层可以包括与绝缘线交替的导电线。

可以在所述阻挡电介质层上方形成电荷存储层。可以在所述电荷存储层上形成沟道电介质层。所述沟道电介质层可以夹在所述垂直沟道结构和所述电荷存储层之间。在所述水平层的堆叠和阻挡电介质层之间的所述垂直结构中可以没有金属氮化物层。

在某些方面，所述绝缘线可以由绝缘材料形成。

在某些方面，所述绝缘材料可以包括氧化硅。

在某些方面，所述导电线可以由金属形成。

在某些方面，所述导电线可以由金属形成，所述金属可以选自由如下组成的组中：cu、al、ti、w、ni、au、tin、tan、tac、nbn、ruta、co、ta、mo、pd、pt、ru、ir、ag及其组合。

在某些方面，所述垂直沟道结构可以由半导体材料形成。

在某些方面，所述金属氮化物层可以包括氮化钛。

在某些方面，所述导电线可以由包括w的金属形成。

附图说明

通过参考以下说明书和附图，可以容易地理解本发明的这些和其他优点，其中：

图1图示出了根据本公开的一个方面的示例性三维存储器器件的横截面图。

图2图示出了第一材料和第二材料的交替层的堆叠的横截面图。

图3图示出了根据一个实施例的制造三维nand的方法的流程图。

图4继续地图示出了根据图3的方法的流程图。

图5图示出了根据另一个实施例的制造三维nand的方法的流程图。

图6继续地图示出了根据图5的方法的流程图。

图7图示出了根据又一个实施例的制造三维nand的方法的流程图。

具体实施方式

以下可以参考附图来描述本公开的优选实施例。在以下描述中，没有详细描述公知的功能或构造，因为它们可能以不必要的细节模糊本公开。对于本公开，以下术语和定义将适用。

本说明书中对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定特征、结构或特性被包括在所要求保护的主题的至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一个实施例中”或“实施例”不一定都指代相同的实施例。此外，可以在一个或多个实施例中组合特定特征、结构或特性。

实施例包括三维nand串和制作这些三维nand串的方法。如图1中所示，存储器器件100可以包括水平层的堆叠102、垂直结构104。垂直结构104可以包括阻挡电介质层130、电荷存储层140、沟道电介质层150和垂直沟道结构160。可以在衬底106上形成水平层的堆叠102。水平层的堆叠102可以包括与多个绝缘层110交替的多个栅电极层120。栅电极层120可以包括与绝缘线交替的导电线。

可以在阻挡电介质层130上方形成电荷存储层140。可以在电荷存储层140上方形成沟道电介质层150。可以将沟道电介质层150夹在垂直沟道结构160和电荷存储层140之间。在水平层的堆叠102和阻挡电介质层130之间的垂直结构104中可以不存在诸如氮化钛之类的金属氮化物层。

在一个实施例中，存储器器件100可以是单片三维存储器阵列。在另一个实施例中，存储器器件100可以不是单片三维存储器阵列。

单片三维存储器阵列是其中在诸如半导体晶片之类的单个衬底上方形成多个存储器级而没有中间衬底的存储器阵列。术语“单片”意指将阵列的每一级的层直接沉积在阵列的每个下一级的层上。对照而言，可以分开地形成二维阵列，然后将其封装在一起以形成非单片存储器器件。例如，通过在分开的衬底上形成存储器级并且将存储器级彼此粘附在一起来构造非单片堆叠存储器。在接合之前可以将衬底减薄或从存储器级去除，但是由于最初在分开的衬底上方形成存储器级，所以这种存储器不是真正的单片三维存储器阵列。

在一些实施例中，单片三维nand100的垂直沟道结构160可以具有至少一个端部，该端部基本上垂直于衬底106的主表面106a延伸，如图1中所示。“基本上垂直于”(或“基本上平行于”)意指在约0-10°内。例如，垂直沟道结构160可以具有柱形形状，并且整个柱形形状的垂直沟道结构基本上垂直于衬底106的主表面106a延伸，如图1中所示。

可替代地，垂直沟道结构160可以具有各种形状，其可以基本上不垂直于衬底106的主表面106a。阻挡电介质层130、电荷存储层140和沟道电介质层150可以具有各种形状，其可以基本上不垂直于衬底106的主表面106a。

衬底106可以是本领域已知的任何半导体衬底，诸如单晶硅、诸如硅-锗或硅-锗-碳之类的iv-iv化合物、iii-v化合物、ii-vi化合物、在这种衬底上方的外延层、或诸如氧化硅、玻璃、塑料、金属或陶瓷衬底之类的任何其他半导体或非半导体材料。衬底106可以包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。

任何合适的半导体材料可以被用于垂直沟道结构160，例如硅、锗、硅锗或其他化合物半导体材料，诸如iii-v、ii-vi、或导电或半导电氧化物等。半导体材料可以是非晶、多晶或单晶。可以通过任何合适的沉积方法来形成半导体沟道材料。例如，在一个实施例中，通过低压化学气相沉积(lpcvd)来沉积垂直沟道结构160。在一些其他实施例中，半导体沟道材料可以是通过对初始沉积的非晶半导体材料进行重结晶而形成的重结晶多晶半导体材料。

阻挡电介质层130与(一个或多个)控制栅极相邻并且可以围绕控制栅电极层120，如图1中所示。可替代地，阻挡电介质层130可以仅位于控制栅电极120的边缘(即，较小表面)附近。阻挡电介质层130可以包括具有多个阻挡电介质段的层，所述多个阻挡电介质段位于与多个控制栅电极102中的相应一个接触的位置。可替代地，阻挡电介质130可以是一个直的连续层，如图1中所示。

电荷存储层140可以包括一个或多个连续层，其延伸nand串的存储器单元部分的整个长度，如图1中所示。例如，电荷存储层140可以包括绝缘电荷俘获材料，诸如氮化硅层。

可替代地，电荷存储层140可以包括多个离散的电荷存储区域。离散的电荷存储区域可以包括多个垂直间隔开的导电(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属、或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴之类的金属硅化物或其组合)、或半导体(例如多晶硅)浮栅。可替代地，离散的电荷存储区域可以包括绝缘电荷俘获材料，诸如氮化硅段。

单片三维nand串100的沟道电介质层150位于电荷存储区域140和垂直沟道结构160之间。

阻挡电介质层130和沟道电介质层150可以独立地选自任何一种或多种相同或不同的电绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或其他绝缘材料。阻挡电介质层130和/或沟道电介质层150可以包括多层氧化硅、氮化硅和/或氮氧化硅(例如，ono层)和/或高k材料，诸如氧化铝、氧化铪或其组合。阻挡电介质层130可以包括多个金属氧化物蛤形区域，并且多个控制栅电极120位于相应的金属氧化物蛤形区域中的相应开口中。

在一些实施例中，绝缘层110可以包括例如氧化硅。栅电极120的导电线可以由金属形成，金属可以选自由如下组成的组中：cu、al、ti、w、ni、au、tin、tan、tac、nbn、ruta、co、ta、mo、pd、pt、ru、ir、ag及其组合。更优选地，栅电极120的导电线可以由包括w的金属形成。

电荷俘获(chargetrapping)型堆叠

电荷陷阱(chargetrap)是在创建非易失性nand闪存中所使用的半导体存储器技术。该技术与更传统的浮栅mosfet技术的不同之处在于它使用氮化硅膜来存储电子而不是典型的浮栅结构的掺杂多晶硅。这种方法允许存储器制造商以五种方式降低制造成本：形成电荷存储节点所需的工艺步骤更少；可以使用更小的工艺几何形状(从而减小芯片尺寸和成本)；可以在单个闪存单元中存储多个位；提高的可靠性；由于电荷陷阱不易受沟道氧化物层中的点缺陷的影响，因此产率更高。

在一个实施例中，如图2中所示，制造三维nand100的方法200可以通过例如在步骤210中在衬底106上方形成第一材料(例如绝缘材料/层110)和第二材料(包括导电材料，例如栅电极层120)的交替层的堆叠102来执行。在一个实施例中，第一材料可以包括氧化硅，并且第二材料可以选自由如下组成的组中：w、mo、ru、ni、al、ti、ta、它们的氮化物及其组合。在另一个实施例中，第二材料可以包括例如w。在一个实施例中，在形成交替层的堆叠之后，堆叠的第二材料未被完全去除。在另一个实施例中，在形成交替层的堆叠之后，堆叠的第二材料未被完全替换。在又一个实施例中，堆叠的第二材料不是牺牲材料。

如果期望，顶部绝缘层110t可以具有比其他绝缘层110更大的厚度和/或不同的成分，如图2中所示。例如，顶部绝缘层110t可以包括使用teos源制成的覆盖氧化硅层，而其余的层110可以包括可以使用不同源的较薄的氧化硅层。在一个实施例中，第一材料或第二材料的层可以例如小于约80nm厚。在一个实施例中，第一材料或第二材料的层可以例如小于约70nm厚。在其他的实施例中，第一材料或第二材料的层可以例如小于约60nm厚。在另外的实施例中，第一材料或第二材料的层可以例如小于约50nm厚。

如图3中所示，可以通过在步骤220中穿过水平层的堆叠形成垂直开口从而暴露半导体衬底并在垂直开口的侧壁上暴露水平层的堆叠来进一步执行方法200，如图3中所示。步骤220可以包括：通过rie或其他合适的蚀刻方法形成垂直开口。水平层的堆叠102包括多个垂直开口。

可以通过如下步骤来进一步执行方法200：在步骤230中，沿着垂直开口的侧壁形成阻挡电介质层；在步骤240中，在垂直开口中在阻挡电介质层上方形成电荷存储层；在步骤250中，在垂直开口中在电荷存储层上方形成沟道电介质层。在一个实施例中，阻挡电介质层可以包括金属氧化物，例如诸如氧化铝。在一个实施例中，电荷存储层包括例如氮化硅。在一个实施例中，沟道电介质层包括例如氧化硅。

可以通过如下步骤来进一步执行方法200：在图3中所示的步骤260中在垂直开口中在沟道电介质层上方形成半导体层；在图4中所示的步骤270中，在半导体层上方用绝缘材料填充垂直开口。例如，可以经由原子层沉积(ald)、化学气相沉积(cvd)或物理气相沉积(pvd)来形成阻挡电介质层、电荷存储层或沟道电介质层。在一个实施例中，半导体层包括例如多晶硅。

可以通过期望的方法来形成半导体层。例如，可以通过在垂直开口中和在沟道电介质层上方沉积半导体(例如，多晶硅)材料来形成半导体层，接着是通过使用堆叠的顶表面作为抛光停止或蚀刻停止来化学机械抛光(cmp)或者回蚀刻以去除沉积的半导体层的上部的步骤。

在一些实施例中，可以通过金属诱导结晶(“mic”，也被称为金属诱导横向结晶)形成单晶硅或多晶硅垂直半导体层，而无需单独的掩蔽步骤。由于垂直开口中的沟道材料的横向限制，mic方法提供全沟道结晶。

在mic方法中，可以首先在垂直开口中和在沟道电介质层上方形成非晶或小晶粒多晶硅半导体(例如硅)层，然后在半导体层上方形成成核促进剂层。成核促进剂层可以是连续层或多个不连续区域。成核促进剂层可以包括任何所期望的多晶硅成核促进剂材料，例如但不限于诸如ge、ni、pd、al或其组合之类的成核促进剂材料。

然后，通过重结晶非晶或小晶粒多晶半导体，可以将非晶或小晶粒半导体层转变成大晶粒多晶或单晶半导体层。可以通过低温(例如，300至600℃)退火来实施重结晶。

诸如多晶硅的半导体层可以掺杂有as、b或其他半导体。可以通过在多晶硅沉积期间添加含有掺杂剂的气体来实现掺杂工艺。

可以通过如下步骤来进一步执行方法200：在步骤280中，在堆叠的顶表面上创建字线掩蔽；在步骤290中，穿过堆叠蚀刻未掩蔽的区域以沿着字线形成沟槽，并在步骤292中，用绝缘材料填充沟槽。字线基本垂直于位线(bitline)。在一个实施例中，掩蔽材料可以包括例如氧化硅。在一个实施例中，通过第一材料和第二材料的交替层的堆叠来创建平行沟槽。例如，可以填充诸如多晶硅的绝缘材料，并且因此可以为每个交替层形成平行的导电线。

可以通过化学机械抛光(cmp)以去除堆叠的顶表面上的半导体层并在化学机械抛光之后对顶表面进行平坦化(planarize)来进一步执行方法200。可以在使用堆叠的顶部作为停止(stop)来对硅层的顶部进行cmp后通过对剩余的成核促进剂层和层的顶部中的任何形成的硅化物进行选择性湿法蚀刻来实施去除。

浮栅型堆叠

在另一个实施例中，如图5中所示，制造三维nand的方法300可以通过在步骤310中在衬底上方形成第一材料和第二材料的交替层的堆叠来执行，其中第一材料包括绝缘材料，并且其中第二材料包括导电材料(也在图2中示出)。可以通过在步骤320中穿过水平层的堆叠形成垂直开口从而暴露半导体衬底并在垂直开口的侧壁上暴露水平层的堆叠来进一步执行方法300。

方法300可以进一步包括步骤330，其通过垂直开口选择性地去除堆叠的第二材料(诸如w)的一部分以形成凹槽。选择性地去除第二材料的一部分可以经由诸如湿法化学蚀刻之类的湿法蚀刻来完成。可以通过在步骤340中沿着垂直开口的侧壁形成氧化物层并且在步骤350中将半导体材料从凹槽填充到水平沟槽中来进一步执行方法300。可以使用原子层沉积(ald)来沉积氧化物，诸如氧化铝、氧化硅或其他合适的电介质。

可以通过在步骤360中在垂直开口的垂直侧壁上去除诸如多晶硅之类的半导体层来进一步执行方法300。步骤360中的去除可以通过干式反应蚀刻来完成，同时水平沟槽中的多晶硅可以保留以形成为浮栅。

方法300可以包括在垂直开口的侧壁上方形成沟道电介质层的步骤370。在垂直开口中在沟道电介质层上方形成半导体层的步骤380之前，可以使用等离子体来去除垂直开口的底部处的氧化物以暴露半导体衬底材料。方法300还可以包括在步骤390中在半导体层上方用绝缘材料填充垂直开口。

可以通过如下步骤来进一步执行方法300：在步骤392中，在堆叠的顶表面上创建字线掩蔽；在步骤394中，穿过堆叠蚀刻未掩蔽的区域以沿着字线形成沟槽，并在步骤396中，用绝缘材料填充沟槽。在一个实施例中，掩蔽材料可以包括例如氧化硅。在一个实施例中，通过第一材料和第二材料的交替层的堆叠来创建平行沟槽。例如，可以填充诸如多晶硅的绝缘材料，并且因此可以为每个交替层形成平行的导电线。

可以通过化学机械抛光(cmp)以去除堆叠的顶表面上的半导体层并在化学机械抛光之后对顶表面进行平坦化来进一步执行方法300。可以在使用堆叠的顶部作为停止来对硅层的顶部进行cmp后通过对剩余的成核促进剂层和层的顶部中的任何形成的硅化物进行选择性湿法蚀刻来实施去除。

在另一个实施例中，方法400可以包括在步骤410中在衬底上方形成第一材料和第二材料的交替层的堆叠。第一材料可以包括绝缘材料。第二材料可以包括导电材料。堆叠的第二材料可以不是牺牲材料，并且在形成交替层的堆叠之后可以未被完全去除或替换。

在方法400中，材料层可以包括氧化硅。第二材料可以包括金属或金属氮化物。

以上引用的专利和专利出版物通过引用整体并入本文。尽管已经参考部件、特征等的特定布置描述了各种实施例，但是这些实施例并非旨在穷尽所有可能的布置或特征，并且实际上许多其他实施例、修改和变化可以由本领域技术人员确定。因此，应该理解，本发明因此可以以不同于上面具体描述的方式实施。