铁电氧化物存储器器件的制作方法

本申请要求于2017年1月20日提交的序号为62/448,677的美国临时申请的优先权和权益，该美国临时申请通过引用整体并入本文。

本公开一般涉及半导体器件和非易失性存储器晶体管，并且更具体地涉及三维非易失性存储器器件和制造方法。

背景技术：

铁电存储器作为能够高速操作的非易失性存储器而一直受到关注。铁电存储器是使用铁电物质的自发极化的存储器，并且包括作为晶体管和电容器的组合的电容器类型，以及用作晶体管的栅极绝缘膜的晶体管类型。

铁电场效应晶体管(fefet)是非易失性存储器器件，其可以以垂直配置而被构建。无论fefet是否被整合为平面二维或垂直三维存储器晶体管，fefet存储器器件的许多技术挑战仍然存在。例如，已知一些fefet存储器器件遭受有限的数据保持时间(即，在没有外部功率的情况下与极化状态的变化相关联的时间)，其效果与去极化场的存在相关联。

因此，需要具有改进的数据保持和可缩放性的fefet存储器器件。

技术实现要素：

根据第一方面，一种制造三维nand的方法包括以下步骤：通过水平层的堆叠形成垂直开口，从而暴露半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；用垂直铁电氧化物层对所述垂直开口的所述侧壁形成衬里；在所述垂直铁电氧化物层上方形成半导体层；在所述半导体层上方用绝缘材料填充所述垂直开口；在所述堆叠的顶表面上创建字线掩蔽；穿过所述堆叠蚀刻未掩蔽的区域以沿着所述字线形成沟槽；并用所述绝缘材料填充所述沟槽。

在某些方面，该方法可以包括在所述垂直铁电氧化物层上方形成界面氧化物层。

在某些方面，所述半导体层可以包括多晶硅。

在某些方面，所述第一材料可以包括氧化硅。

在某些方面，所述第二材料可以选自由如下组成的组中：w、mo、ru、ni、al、ti、ta、它们的氮化物、及其组合。

在某些方面，所述第二材料可以包括例如w。

在某些方面，所述绝缘材料可以包括多晶硅。

在某些方面，所述第一材料或第二材料的层可以例如小于约80nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约70nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约60nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约50nm厚。

在某些方面，在形成所述交替层的堆叠之后，所述堆叠的所述第二材料未被完全去除。

在某些方面，在形成所述交替层的堆叠之后，所述堆叠的所述第二材料未被完全替换。

在某些方面，所述堆叠的所述第二材料不是牺牲材料。

在某些方面，所述垂直铁电氧化物层可以包括选自由铪、锆及其组合组成的组中的材料。

根据第二方面，一种垂直铁电存储器器件可以包括水平层的堆叠、垂直结构。可以在半导体衬底上形成水平层的堆叠。所述水平层的堆叠可以包括与多个绝缘层交替的多个栅电极层。所述栅电极层可以包括与绝缘线交替的导电线。所述垂直结构可以垂直延伸穿过所述水平层的堆叠。所述垂直结构可以包括铁电氧化物层和垂直沟道结构。所述垂直沟道结构可以由半导体材料形成。

在某些方面，在相应的栅电极层和所述垂直沟道结构之间施加电场时，所述铁电氧化物层经历极化状态的变化。

在某些方面，所述垂直铁电存储器器件还可以包括在所述铁电氧化物层上方形成的界面氧化物层。

在某些方面，所述界面氧化物层可以夹在所述垂直沟道结构和所述铁电氧化物层之间。

在某些方面，所述栅电极的导电线可以由金属形成。

在某些方面，所述栅电极的导电线可以由金属形成，所述金属选自由如下组成的组中：cu、al、ti、w、ni、au、tin、tan、tac、nbn、ruta、co、ta、mo、pd、pt、ru、ir、ag及其组合。

在某些方面，所述栅电极的所述导电线可以由包括w的金属形成。

在某些方面，所述铁电氧化物层可以包括选自由铪、锆及其组合组成的组中的材料。

在某些方面，所述绝缘线可以由绝缘材料形成。

在某些方面，所述绝缘材料可以包括氧化硅。

根据第二方面，一种制造三维nand的方法包括以下步骤：在衬底上方形成第一材料和第二材料的交替层的堆叠，其中所述第一材料包括牺牲材料，并且其中所述第二材料包括导电材料；通过所述水平层的堆叠形成垂直开口，从而暴露所述半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；沿着所述垂直开口的侧壁和所述衬底形成半导体层；在所述半导体层上方填充绝缘材料；在所述垂直开口中在所述半导体层上填充绝缘材料；通过所述水平层的堆叠形成垂直开口，从而暴露所述半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；通过所述垂直开口选择性地去除所述堆叠的所述第二材料的一部分以形成凹槽；沿着所述垂直开口的所述侧壁形成铁电氧化物层；在所述铁电氧化物层上方形成氮化物膜；将钨填充到所述凹槽中；在所述堆叠的顶表面上创建字线掩蔽；穿过所述堆叠蚀刻未掩蔽的区域以沿着所述字线形成沟槽；并用所述绝缘材料填充所述沟槽。

在某些方面，所述半导体层可以包括多晶硅。

在某些方面，所述牺牲材料可以包括si3n4。

在某些方面，所述第二材料选自由如下组成的组中：w、mo、ru、ni、al、ti、ta、它们的氮化物、及其组合。

在某些方面，第二材料可以优选为w。

在某些方面，绝缘材料可以包括氧化硅。

在某些方面，所述第一材料或第二材料的层可以例如小于约80nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约70nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约60nm厚。

在某些方面，所述第一材料或第二材料的层可以例如小于约50nm厚。

附图说明

通过参考以下说明书和附图，可以容易地理解本发明的这些和其他优点，其中：

图1图示出了根据本公开内容的一个方面的示例性三维铁电氧化物存储器器件的横截面图。

图2图示出了第一材料和第二材料的交替层的堆叠的横截面图。

图3图示出了根据一个实施例的制造三维nand的方法的流程图。

图4继续地图示出了根据图3的方法的流程图。

图5图示出了根据另一个实施例的制造三维nand的方法的流程图。

图6继续地图示出了根据图5的方法的流程图。

具体实施方式

以下可以参考附图描述本公开的优选实施例。在以下描述中，没有详细描述公知的功能或构造，因为它们可能以不必要的细节模糊本公开。对于本公开，以下术语和定义将适用。

本说明书中对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定特征、结构或特性被包括在所要求保护的主题的至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一个实施例中”或“实施例”不一定都指代相同的实施例。此外，可以在一个或多个实施例中组合特定特征、结构或特性。

应当理解，本文所使用的术语“垂直”和“水平”是指图中彼此垂直的特定取向，并且这些术语不是对本文所述的具体实施例的限制。

说明书中的术语第一、第二等被用于在相似元件之间进行区分，而不一定用于描述顺序或时间顺序。应当理解，如此使用的术语在适当的情况下是可互换的，并且本文所描述的本公开的实施例能够以不同于本文描述或图示的顺序来操作。如此使用的术语在适当的情况下是可互换的，并且本文所描述的本公开的实施例可以以不同于本文描述或图示的其他取向来操作。

另外，通过研究附图、公开内容和所附权利要求，本领域技术人员在实践所要求保护的公开内容时可以理解和实现对所公开的实施例的变型。在权利要求中，词语“包括”不排除其他元件或步骤，并且不定冠词“一”或“一个”不排除多个。单凭在相互不同的从属权利要求中陈述某些措施的事实，不代表这些措施的组合不能用于获益。

此外，可以同时或部分同时地执行两个或更多步骤。此外，可以以与已公开的顺序不同的顺序来执行该方法的步骤。这种变型将取决于所选择的工艺硬件系统和设计者的选择。所有这些变型都在本公开的范围内。另外，即使已经参考其具体示例性实施例描述了本公开，但是对于本领域技术人员而言，许多不同的改变、修改等将变得显而易见。

实施例包括垂直铁电存储器器件和制造垂直铁电存储器器件的方法。

存储器通常被配置成阵列以提高密度和效率。对于单晶体管存储器，最常使用的阵列配置是nor和nand阵列。诸如闪存、eeprom、eprom、rom、prom、金属可编程rom和反熔丝(antifuse)之类的存储器技术都已使用nand和/或nor阵列结构的变型而被发布。术语nor或nand配置是指存储器元件如何在位线方向上连接。通常，存储器阵列按行和列来排列。当排列阵列使得在列方向上的存储器元件直接连接到相同的公共节点/线时，该连接被称为处于nor配置。例如，1晶体管nor闪存具有列配置，其中每个存储器单元的漏极端子直接连接到通常被称为位线(bitline)的公共金属线。请注意，在nor配置中，必须注意确保位线内未选定的单元不会干扰所选存储器单元的读取、写入或擦除。这通常是以nor取向配置的阵列的主要问题，因为它们共享单个电连接位线。

另一方面，nand连接具有串联连接在一起的多个存储器单元。然后可以将一大组串联连接的存储器单元连接到选择或存取晶体管。然后，这些存取或选择器件将连接到位线、源线(sourceline)或两者。例如，nand闪存具有选择漏极栅极(sgd)，其连接到32至128个串联连接的nand存储器单元。nand闪存还具有用于源的第二选择栅极，通常被称为选择栅极源(sgs)。这些nand组的sgd、nand存储器单元和sgs通常被称为nand串(string)。这些串通过sgd器件连接到位线。注意，sgd器件阻止串内的nand存储器单元与位线之间的任何交互。

本发明的实施例包括垂直铁电场效应晶体管的垂直串或序列。每串可能包括多于三个晶体管，诸如金属氧化物半导体(mos)，并且例如，多于六个串可能在给定阵列中(即，包括子阵列)。此外，可以将垂直串排列成并排布置。作为示例，相邻行和/或列中的一些或所有垂直串可以是对角交错的。讨论关于与单个垂直串相关联的构造继续。垂直铁电场效应晶体管的垂直串包括共享半导体连续区域的金属氧化物半导体(mos)结构的串或序列，并且金属和半导体之间的氧化物具有铁电性质。

如图1中所示，三维垂直铁电存储器器件100可以包括水平层的堆叠102、垂直结构104。垂直结构104可以包括铁电氧化物层130和垂直沟道结构160。

可以在衬底106上形成水平层的堆叠102。水平层的堆叠102可以包括与多个绝缘层110交替的多个栅电极层120。垂直结构104可以垂直地延伸穿过水平层的堆叠102。垂直沟道结构160可以由半导体材料形成。

垂直铁电存储器器件100还可以包括界面氧化物层150。可以在铁电氧化物层130上方形成界面氧化物层150。界面氧化物层150可以夹在垂直沟道结构160和铁电氧化物层130之间。

除非明确提及，否则当参考′沟道区域′或′沟道结构′时，这也可以包括源极区域和漏极区域。因此，当向栅电极施加0v时，源极、漏极和沟道区域中的多数载流子(carrier)可以是相同的。因此，根据本公开的垂直铁电存储器器件是无结(junction-less)器件，其优点在于存储器器件中存在很少或没有耗尽区域。可以使存储器器件更小，从而导致更高的单元密度。此外，垂直铁电存储器器件100可以变得更容易制造并且制造成本降低。此外，当在3d堆叠的存储器结构中使用根据本公开的实施例的存储器单元时，无结垂直fefet的使用提供了优势。

衬底106可以是半导体衬底。衬底106可以是本领域已知的任何半导体衬底，诸如单晶硅、诸如硅-锗或硅-锗-碳之类的iv-iv化合物、iii-v化合物、ii-vi化合物、在这种衬底上方的外延层、或诸如氧化硅、玻璃、塑料、金属或陶瓷衬底之类的任何其他半导体或非半导体材料。衬底106可以包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。

任何合适的半导体材料可以被用于垂直沟道结构160，例如硅、锗、硅锗、砷化镓(gaas)、磷化镓砷(gaasp)、磷化铟(inp)、锗(ge)、或硅锗(sige)或其他化合物半导体材料诸如iii-v、ii-vi、或导电或半导电氧化物等。半导体材料可以是非晶、多晶或单晶。可以通过任何合适的沉积方法来形成半导体沟道材料。例如，在一个实施例中，通过低压化学气相沉积(lpcvd)来沉积垂直沟道结构160。在一些其他实施例中，半导体沟道材料可以是通过对初始沉积的非晶半导体材料进行重结晶而形成的重结晶多晶半导体材料。

在其他实施例中，除了半导体衬底部分之外，衬底106还可以包括例如绝缘层，诸如sio2或si3n4层。因此，术语衬底106还包括玻璃上硅、蓝宝石上硅衬底。而且，衬底106可以是在其上形成层的任何其他基底，例如玻璃或金属层。因此，衬底106可以是诸如覆盖晶片(blanketwafer)之类的晶片，或者可以是施加到另一基底材料上的层，例如在下层上生长的外延层。

在一个实施例中，垂直铁电存储器器件100可以是单片三维存储器阵列。在另一个实施例中，存储器器件100可以不是单片三维存储器阵列。

单片三维存储器阵列是其中在诸如半导体晶片之类的单个衬底上方形成多个存储器级而没有中间衬底的存储器阵列。术语“单片”意指将阵列的每一级的层直接沉积在阵列的每个下一级的层上。对照而言，可以分开地形成二维阵列，然后将其封装在一起以形成非单片存储器器件。例如，通过在分开的衬底上形成存储器级并且将存储器级彼此粘附在一起来构造非单片堆叠存储器。在接合之前可以将衬底减薄或从存储器级去除，但是由于最初在分开的衬底上方形成存储器级，所以这种存储器不是真正的单片三维存储器阵列。

在一些实施例中，垂直铁电存储器100的垂直沟道结构160可以具有至少一个端部，该端部基本上垂直于衬底106的主表面106a延伸，如图1中所示。“基本上垂直于”(或“基本上平行于”)意指在约0-10°内。例如，垂直沟道结构160可以具有柱形形状，并且整个柱形形状的垂直沟道结构基本上垂直于衬底106的主表面106a延伸，如图1中所示。

可替代地，垂直沟道结构160可以具有各种形状，其可以基本上不垂直于衬底106的主表面106a。铁电氧化物层130和界面氧化物层150可以具有各种形状，其可以基本上不垂直于衬底106的主表面106a。

绝缘层110是两个后续栅电极层120之间的隔离层。仅举几例，绝缘层110可以包括适于电隔离相邻电极层120的电介质材料，诸如siox(例如sio2)、sinx(例如si3n4)、sioxny、al2o3、an、mgo和碳化物或其组合。绝缘层110还可以包括低k电介质材料，诸如例如碳掺杂的氧化硅、多孔氧化硅，或者可以包括空气或真空(气隙)区域。

栅电极层120可以包括与绝缘线交替的导电线。例如，栅电极层120的导电线可以包括任何导电材料，诸如多晶硅或金属。

栅电极120的导电线可以由金属形成，金属可以选自由如下组成的组中：cu、al、ti、w、ni、au、tin、tan、tac、nbn、ruta、co、ta、mo、pd、pt、ru、ir、ag及其组合。更优选地，金属电极的导电线可以由包括w的金属形成。

与由半导体材料形成的类似结构相比，栅电极层120可以是有利的，因为与许多掺杂半导体材料例如掺杂多晶硅相比，金属通常具有更低的电阻率。而且，在不需要高温掺杂剂激活的情况下，与掺杂到实际水平的多晶硅相比，金属提供低电阻率。因此，栅电极层120有利于对存储器单元的栅极电容充电和放电，从而提供更快的器件100。例如，使用金属来形成栅电极层120的导电线进一步消除了在多晶硅中通常观察到的载流子耗尽效应。载流子耗尽效应也被称为多晶硅耗尽效应。栅电极层120中多晶硅耗尽效应的减少对于提高数据保持可能是有利的。不受任何理论的束缚，多晶硅耗尽效应的存在会引入不希望的内置电场，当没有外部电场被施加到栅电极层120时，这继而会在铁电氧化物层130中产生不希望的去极化场。

除了减少由栅电极层产生的去极化场之外，还期望减少可能由沟道层中的耗尽效应引起的去极化场。第一种(减少沟道耗尽)可以通过高掺杂的沟道层利用本公开的垂直铁电存储器器件实现。如上所讨论的，后一种(减少栅极层中的耗尽)可以通过使用电极栅极利用本公开的垂直铁电存储器器件来实现。在相应的栅电极层和垂直沟道结构之间施加电场时，铁电氧化物层经历极化状态的变化。

在一个实施例中，绝缘线可以由绝缘材料形成。例如，绝缘材料可以包括氧化硅。

通过交替的水平层110和120的堆叠102，存在垂直结构104。垂直结构基本上垂直于衬底106的主表面106a并且至少延伸穿过堆叠的一部分，更优选地贯穿交替的水平层110、120的整个堆叠102。垂直结构104沿着交替的水平层110、120的堆叠102具有侧壁132。取决于垂直结构104的形状，侧壁132可以具有不同的形状。当垂直结构104是沟槽时，侧壁132具有矩形形状，即垂直结构从顶视图具有矩形水平横截面。当垂直结构104具有柱形(圆柱形)形状时，侧壁132是圆柱形的，即垂直结构从顶视图具有圆形横截面。

在一个实施例中，如图2中所示，制造三维nand的方法200，诸如垂直铁电存储器器件100，可以通过例如在步骤210中在衬底106上方形成例如诸如绝缘材料/层110之类的第一材料和诸如栅电极层120之类的包括导电材料在内的第二材料的交替层的堆叠102来执行。在一个实施例中，第一材料可以包括氧化硅，并且第二材料可以选自由如下组成的组中：w、mo、ru、ni、al、ti、ta、它们的氮化物、及其组合。在另一个实施例中，第二材料可以包括例如w。在一个实施例中，在形成交替层的堆叠之后，堆叠的第二材料未被完全去除。在另一个实施例中，在形成交替层的堆叠之后，堆叠的第二材料未被完全替换。在又一个实施例中，堆叠的第二材料不是牺牲材料。

如果期望，顶部绝缘层110t可以具有比其他绝缘层110更大的厚度和/或不同的成分，如图2中所示。例如，顶部绝缘层110t可以包括使用teos源制成的覆盖氧化硅层，而其余的层110可以包括可以使用不同源的较薄的氧化硅层。在一个实施例中，第一材料或第二材料的层可以例如小于约80nm厚。在一个实施例中，第一材料或第二材料的层可以例如小于约70nm厚。在其他的实施例中，第一材料或第二材料的层可以例如小于约60nm厚。在另外的实施例中，第一材料或第二材料的层可以例如小于约50nm厚。

可以使用合适的沉积技术来形成交替的水平层110、120的堆叠102，例如原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)，更优选地，低压力cvd(lpcvd)或者替代地，等离子体增强cvd(pecvd)。

可以以多种方式沉积所描述的包括金属的层，例如：金属蒸发、溅射、化学气相沉积(cvd)、原子层沉积(ald)。

如图3中所示，可以通过在步骤220中穿过水平层的堆叠形成垂直开口从而暴露半导体衬底并在垂直开口的侧壁上暴露水平层的堆叠来进一步执行方法200，如图3中所示，水平层的堆叠102包括多个垂直开口。

为了制造垂直沟道结构104，可以穿过交替的水平层110、120的堆叠102(图2)来形成垂直开口或孔。垂直开口可以是孔(或柱或圆柱)或延伸穿过堆叠102的沟槽。可以使用合适的工艺技术来实现垂直开口的形成，诸如例如用于提供图案化和蚀刻的柱状垂直结构的冲压工艺，以提供类似沟槽的垂直结构。

垂直开口的宽度(即沟槽的宽度或柱的直径)取决于技术节点。垂直开口的宽度可以是120nm或甚至更小，诸如60nm。

沟槽状垂直结构和圆柱形垂直结构(也被称为栅极全围(gaa)垂直结构作为栅电极缠绕在沟道区域周围)之间的差异在于可以存储的位的数量。在沟槽状垂直结构的情况下，每个沟槽每层可以存储2位。对于沟槽而言在沟槽的每一侧可以存储一个位，因此左侧壁1位，并且右侧壁1位。在gaa垂直结构的情况下，每栅极每层可以存储1位。

在提供垂直开口之后，可以执行用于完成垂直铁电存储器器件100的其他层，诸如在步骤230中用垂直铁电氧化物层对垂直开口的侧壁形成衬里：在步骤240中，在垂直铁电氧化物层上方形成半导体层；在步骤250中，在半导体层上方用绝缘材料填充垂直开口。

根据不同实施例的垂直铁电存储器器件100的特征之一是垂直铁电氧化物层130，其存在于垂直开口中，沿着沟槽的侧壁132是均匀且共形的。垂直铁电氧化物层130可以直接与垂直开口的侧壁132接触，即，与栅电极层120和绝缘层110直接接触。如本文所述的垂直铁电层可以是指一种或多种过渡金属的氧化物，包括元素周期表中第3至12族的元素。

在一个实施例中，铁电氧化物层可以包括选自由铪、锆及其组合组成的组中的材料。在一些实施例中，仅举几例，垂直铁电氧化物层130包括单个过渡金属氧化物，诸如氧化铪(例如hfo2)、氧化铝(例如a12o3)、氧化锆(例如zro2)、氧化钛(例如tio2)、氧化铌(nb2o5)、氧化钽(ta2o5)、氧化钨(wo3)、氧化钼(mo3)、氧化钒(v2o3)等单过渡金属氧化物。在其他实施例中，垂直铁电氧化物层130可以包括二元、三元、四元或更高元过渡金属氧化物，其包括形成过渡金属氧化物的两种、三种、四种或更多种金属。

可以使用合适的沉积技术来提供垂直铁电氧化物层130，所述沉积技术允许层的均匀和共形沉积，诸如例如原子层沉积(ald)。

垂直铁电氧化物层130的厚度可以优选地在例如5nm至20nm的范围内。此外，可以取决于垂直沟道结构160的厚度来调整垂直铁电氧化物层130的厚度。

在保持时，当向栅电极施加0v时，期望与界面氧化物层150的eot(如果存在的话)相加的垂直沟道结构160中的耗尽宽度的等效氧化物厚度(eot)小于垂直铁电氧化物层130的厚度。该耗尽宽度取决于存储器器件的特定设计制造：如果垂直沟道结构160处于强累积中，例如通过设计制造栅极层121的功函数，则该层的耗尽宽度由半导体-电介质界面处的量子限制(通常小于1nm)限定。如果堆叠设计制造使得垂直沟道结构160处于平带条件，其中0v施加到栅电极，则耗尽宽度等于沟道层中的非本征德拜长度。知道垂直沟道层中的掺杂浓度和半导体材料，可以确定非本征德拜长度。

根据实施例，垂直铁电氧化物层130可以是掺杂的。根据一个实施例的垂直铁电存储器器件100包括掺杂有si、y、gd、la、zr或al的hfo2铁电层。因此，垂直铁电氧化物层可以是例如hfzro4、y：hfo2、sr：hfo2、la：hfo2、al：hfo2或gd：hfo2。

使用可选掺杂的垂直铁电氧化物层的优点在于，使用原子层沉积(ald)技术，可以沿着垂直开口容易地形成共形和均匀的层。对于现有技术中使用的常规铁电材料，诸如复合钙钛矿例如钽酸锶铋(sbt)或锆钛酸铅(pzt)，这种均匀沉积是困难的。

根据实施例，使用可选地掺杂的垂直铁电氧化物材料作为存储器器件的垂直铁电层的另一个优点是可以利用替换栅极(rmg)制造工艺来制造存储器器件。在rmg制造工艺中，可以在提供所有垂直层(即垂直铁电氧化物层、垂直沟道结构、垂直界面氧化物层)之后提供最终栅电极。因此，水平层的堆叠的栅电极层最初可以是牺牲层，在提供所有垂直层(即垂直铁电氧化物层，垂直结构层和界面氧化物层)之后，在工艺流程中稍后将所述牺牲层替换为最终栅电极层。

可选地掺杂的垂直铁电氧化物层130应具有比诸如钙钛矿钽酸锶铋(sbt)或锆钛酸铅(pzt)铁电材料之类的常规铁电材料的k值更低的k值(k＝介电常数)。sbt和pzt通常具有非常高的k值(约250或更高)，使得这种材料在存储器器件中被用作铁电层时将需要非常大的物理厚度(以便获得足够的eot)。

可选地掺杂的垂直铁电氧化物层130可以沿着垂直结构的侧壁(即沟槽或柱)是均匀且共形的。这意味着可选地掺杂的垂直铁电氧化物层130可以与所有水平栅电极层120和所有水平绝缘层110接触或重叠。在水平栅电极层120和垂直沟道结构160之间的可选地掺杂的垂直铁电氧化物层130可以具有两种可能的极化状态。在水平绝缘层110和垂直沟道结构160之间的可选地掺杂的垂直铁电氧化物层130可以具有任何极化状态，其可以与在水平栅电极层和垂直沟道结构160之间的可选地掺杂的垂直铁电氧化物层130中的两种极化状态之一相同。它也可以是不同的极化状态，对应于铁电极化的不同取向，或者甚至是极化的不同随机取向的组合。尽管不控制该区域中的极化状态，但这将不影响通过垂直沟道层的电流，因为垂直沟道层是高掺杂的。

例如，可以使用诸如ald之类的合适的沉积技术来提供垂直沟道结构160，该技术实现了在开口中沿着垂直铁电氧化物层130或界面氧化物层150(当存在时)的均匀且共形的沉积。也可以使用诸如化学气相沉积(cvd)之类的合适的沉积技术来提供垂直沟道结构160，所述技术使得垂直沟道材料能够被提供在垂直开口的剩余部分中。

因此，可以在开口中提供垂直沟道结构160完全填充该开口。或者可以提供垂直沟道层133，使得在沉积之后，留下开口，之后可以用电介质填充材料填充剩余开口。除此之外，在提供垂直铁电氧化物层130之后，或者在提供垂直界面层150(当存在时)之后，垂直开口的芯可以由垂直沟道结构160完全填充，或者可以用均匀(共形)垂直沟道结构160沿着侧壁填充，然后用电介质填充材料填充垂直开口的剩余芯。

仅举几例，电介质填充材料可以例如选自al2o3、sio2、sin、空气或真空(产生气隙)和低k材料。

根据本公开的垂直铁电氧化物存储器器件的垂直沟道区域或沟道层可以是高掺杂的。这对于在存储器器件中获得所谓的夹断(pinch-off)效应是必要的。现在将详细阐述“高度掺杂”的不同可能解释。

当向栅电极层施加0v时，与垂直铁电层的极化状态无关，沟道区域中负责掺杂沟道区域的多数载流子的浓度应远大于少数载流子。当沟道区域材料是例如si、ge、gaas或带隙大于0.6ev的另一半导体时，远大于意指至少大104倍或比104倍更大。然而，当沟道材料是诸如inas或insb之类的窄带隙半导体时，多数载流子和少数载流子之间的浓度差异可以更小。

如果垂直沟道结构例如是掺杂有as的硅，则多数载流子是电子。这些多数载流子(电子)的浓度因此应该比沟道区域中的空穴(hole)浓度大至少104倍。如果垂直沟道区域或沟道层例如是掺杂b的硅，则多数载流子是空穴。因此，这些多数载流子(空穴)的浓度应该比沟道区域中的电子浓度大至少104倍。

另一方面，掺杂浓度也应该不太高，以便允许沟道仍然可以被栅极控制电压耗尽，以便关闭存储器单元(对于n型，其处于施加到栅电极层的负电压，并且对于p型，其处于施加到栅电极的正电压)。沟道区域中的掺杂浓度优选地在1.0×10¹⁸掺杂剂/cm³和1×10²⁰掺杂剂/cm³之间，1.0×10¹⁹掺杂剂/cm³和1×10²⁰掺杂剂/cm³之间，1.0×10¹⁸掺杂剂/cm³和2×10¹⁹掺杂剂/cm³之间，或1.0×10¹⁹掺杂剂/cm³和2×10¹⁹掺杂剂/cm³之间的范围内。

此外，垂直沟道区域中的掺杂浓度和设计制造栅极层的组合效应应使得垂直沟道结构的有效耗尽宽度的eot低于铁电氧化物层的eot。这可以通过选择二者来获得，使得当在栅极上施加0v时垂直沟道区域的表面处于强累积。

可替代地，垂直沟道区域中的掺杂浓度可以使得非本征德拜长度与沟道材料的相对介电常数的比率小于垂直铁电层的厚度与铁电层的相对介电常数的比率。在这种情况下，当在栅极层上施加0v时，垂直沟道区域接近平带条件就足够了。

总之，根据本公开的不同实施例，垂直铁电存储器器件100的沟道结构160具有以下特征，根据实施例：源极、漏极和沟道区域(不是接触区域)被均匀掺杂，使得它们具有相同的掺杂类型，并且优选地具有相同的掺杂浓度。在源极区域和/或漏极区域的那部分中的较高掺杂浓度用作器件的接触区域。接触区域远离沟道区域。因此，对于沟道区域而言，不考虑这些接触区域。

垂直沟道结构(其可以包括源极和漏极)可以是高度掺杂的，使得当向栅电极施加0v的栅极电压(即，器件为空闲/静止)时，沟道层不处于耗尽，但保持导电性。

此外，根据实施例，沟道区域具有以下特征中的一个或多个：当向栅极电极施加0v的栅极电压(即，器件为空闲/静止)时，由于栅电极的合适的功函数，沟道区域可以处于累积中。

沟道结构可以被充分高度掺杂，使得非本征德拜长度与沟道材料的相对介电常数的比率小于垂直铁电层的厚度与铁电层的相对介电常数的比率。

非本征德拜长度是在平带条件下针对器件的耗尽的标准。

可以通过在步骤260中在堆叠的顶表面上创建字线掩蔽来进一步执行方法200。可以通过在步骤270中穿过堆叠蚀刻未掩蔽的区域以沿着字线形成沟槽并且在步骤280中用绝缘材料填充沟槽来执行方法200。字线基本上垂直于位线。在一个实施例中，掩蔽材料可以包括例如氧化硅。在一个实施例中，通过第一材料和第二材料的交替层的堆叠来创建平行沟槽。例如，可以填充诸如多晶硅的绝缘材料，并且因此可以为每个交替层形成平行的导电线。

可以通过化学机械抛光(cmp)以去除堆叠的顶表面上的半导体层并在化学机械抛光之后对顶表面进行平坦化来进一步执行方法200。可以在使用堆叠的顶部作为停止(stop)来对硅层的顶部进行cmp后通过对剩余的成核促进剂层和层的顶部中的任何形成的硅化物进行选择性湿法蚀刻来实施去除。

在另一个实施例中，如图5中所示，可以通过在衬底306上方形成第一材料310和第二材料320的交替层的堆叠来执行制造三维nand的方法300。第一材料310可以包括绝缘材料。在步骤330中，第二材料320可以包括牺牲材料。如果期望，顶部绝缘层310t可以具有比其他绝缘层310更大的厚度和/或不同的成分，如图2中所示。

还可以通过在步骤340中穿过水平层的堆叠形成垂直开口332从而暴露半导体衬底306并在垂直开口的侧壁336上暴露水平层的堆叠来进一步执行方法300。

如图6中所示，还可以通过在步骤350中沿着垂直开口332的侧壁336和衬底306形成半导体材料层352并且在半导体材料层352上方填充绝缘层356来进一步执行方法300。在一个实施例中，半导体材料层352可以包括例如多晶硅。绝缘层356可以包括例如氧化硅。

还可以通过穿过水平层的堆叠形成垂直开口从而暴露半导体衬底并在垂直开口的侧壁上暴露水平层的堆叠来进一步执行方法300。垂直开口可以例如填充有绝缘材料，诸如氧化硅。

方法300还可以包括以下步骤：穿过水平层的堆叠形成垂直开口，从而暴露半导体衬底，在垂直开口的侧壁上暴露水平层的堆叠，并通过垂直开口选择性地去除堆叠的第二材料的一部分(诸如牺牲材料)以形成凹槽。选择性地去除第二材料的一部分可以经由诸如湿法化学蚀刻之类的湿法蚀刻来完成。可以通过沿着垂直开口的侧壁形成铁电氧化物层来进一步执行方法300。可以通过在铁电层上方沉积氮化物膜并在凹槽中沉积w来进一步执行方法300。可以使用原子层沉积(ald)或化学气相沉积(cvd)来沉积诸如氮化钛之类的氮化物或其他合适的电介质。可以使用原子层沉积(ald)或化学气相沉积(cvd)来沉积w。

可以通过在堆叠的顶表面上创建字线掩蔽来进一步执行方法300。可以通过穿过堆叠蚀刻未掩蔽的区域以沿着字线形成沟槽并用绝缘材料填充沟槽来执行方法300。字线基本上垂直于位线。在一个实施例中，掩蔽材料可以包括例如氧化硅。在一个实施例中，通过第一材料和第二材料的交替层的堆叠来创建平行沟槽。例如，可以填充诸如多晶硅的绝缘材料，并且因此可以为每个交替层形成平行的导电线。

可以进一步通过化学机械抛光(cmp)以去除堆叠的顶表面上的半导体层并在化学机械抛光之后对顶表面进行平坦化来执行方法300。可以在使用堆叠的顶部作为停止来对硅层的顶部进行cmp后通过对剩余的成核促进剂层和层的顶部中的任何形成的硅化物进行选择性湿法蚀刻来进行去除。

以上引用的专利和专利出版物通过引用整体并入本文。尽管已经参考部件、特征等的特定布置描述了各种实施例，但是这些实施例并非旨在穷尽所有可能的布置或特征，并且实际上许多其他实施例、修改和变化可以由本领域技术人员确定。因此，应该理解，本发明因此可以以不同于上面具体描述的方式实施。