存储器结构的制作方法

本发明涉及一种半导体结构，且特别是涉及一种存储器结构。

背景技术：

目前发展出一种包括晶体管与电容器的存储器结构。在此种存储器结构中，使用电容器作为存储元件。在目前提高元件集成度的趋势下，如何达成不增加记忆单元尺寸且可有效地提升存储器元件的电性效能为目前业界持续努力的目标。

技术实现要素：

本发明提供一种存储器结构，其中电容器的一部分设置于隔离结构以及绝缘层覆硅基底的硅层中。

本发明的存储器结构包括绝缘层覆硅(silicononinsulator，soi)基底、第一晶体管、第二晶体管、隔离结构以及电容器。所述绝缘层覆硅基底包括硅基体以及依序设置于所述硅基体上的第一介电层与硅层。所述第一晶体管与所述第二晶体管设置于所述硅层上。所述隔离结构设置于所述第一晶体管与所述第二晶体管之间的所述硅层中。所述电容器设置于所述第一晶体管与所述第二晶体管之间。所述电容器包括主体部分、第一延伸部分、第二延伸部分以及第三延伸部分。所述第一延伸部分自所述主体部分延伸至与所述第一晶体管的源极/漏极区。所述第二延伸部分自所述主体部分延伸至与所述第二晶体管的源极/漏极区。所述第三延伸部分自所述主体部分延伸穿过所述隔离结构至所述第一介电层中。

在本发明的存储器结构的一实施例中，所述第三延伸部分的宽度例如为实质上均一的。

本发明的存储器结构包括绝缘层覆硅基底、第一晶体管、第二晶体管、隔离结构、电容器以及衬层。所述绝缘层覆硅基底包括硅基体以及依序设置于所述硅基体上的第一介电层与硅层。所述第一晶体管与所述第二晶体管设置于所述硅层上。所述隔离结构设置于所述第一晶体管与所述第二晶体管之间的所述硅层中。所述电容器设置于所述第一晶体管与所述第二晶体管之间。所述电容器包括主体部分、第一延伸部分、第二延伸部分以及第三延伸部分。所述第一延伸部分自所述主体部分延伸至与所述第一晶体管的源极/漏极区。所述第二延伸部分自所述主体部分延伸至与所述第二晶体管的源极/漏极区。所述第三延伸部分自所述主体部分延伸穿过所述隔离结构至所述第一介电层中，且包括第一部分与第二部分，其中所述第二部分位于所述第一介电层中，且所述第二部分的在所述硅基体上的投影面积大于所述第一部分的在所述硅基体上的投影面积。所述衬层设置于所述第一延伸部分与所述第三延伸部分之间、所述第二延伸部分与所述第三延伸部分之间、所述隔离结构与所述第三延伸部分之间以及所述第一介电层与所述第三延伸部分之间。

在本发明的存储器结构的一实施例中，所述第一部分的一部分例如位于所述第一介电层中。

在本发明的存储器结构的一实施例中，所述第一晶体管例如为n型金属氧化物半导体晶体管与p型金属氧化物半导体晶体管中的一者，且所述第二晶体管例如为n型金属氧化物半导体晶体管与p型金属氧化物半导体晶体管中的另一者。

在本发明的存储器结构的一实施例中，还包括设置于所述硅层上且覆盖所述第一晶体管与所述第二晶体管的第二介电层，其中所述主体部分、所述第一延伸部分、第二延伸部分以及所述第三延伸部分的一部分位于所述第二介电层中。

在本发明的存储器结构的一实施例中，所述隔离结构的厚度与所述硅层的厚度相同。

在本发明的存储器结构的一实施例中，所述电容器例如由下电极、上电极以及位于所述下电极与所述上电极之间的绝缘层构成，且所述主体部分、所述第一延伸部分、所述第二延伸部分与所述第三延伸部分各自包括所述下电极、所述上电极以及所述绝缘层。

在本发明的存储器结构的一实施例中，所述第一延伸部分的所述下电极例如与所述第一晶体管的源极/漏极区连接。

在本发明的存储器结构的一实施例中，所述第二延伸部分的所述下电极例如与所述第二晶体管的源极/漏极区连接。

基于上述，在本发明的存储器结构中，电容器穿过隔离结构向下延伸至绝缘层覆硅基底的介电层中，因此可以在不增加布局面积以及不增加存储器结构的厚度的情况下增加下电极与上电极之间的耦合率(couplingratio)，进而能够提高存储器结构的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1a至图1f为本发明第一实施例的存储器结构的制造流程剖面示意图；

图2a至图2e为本发明第二实施例的存储器结构的制造流程剖面示意图。

符号说明

10、20：存储器结构

100：绝缘层覆硅基底

100a：硅基体

100b、108、122、218：介电层

100c：硅层

102：隔离结构

104、106：晶体管

104a、106a：栅介电层

104b、106b：栅极

104c、106c：掺杂区

110a、110b、112、118、204、208、214：沟槽

114、210：牺牲层

116、202、212：图案化掩模层

120、124、216、220：导电层

120a、216a：下电极

122a、218a：绝缘层

124a、220a：上电极

126、222：电容器

126a、222a：主体部分

126b、126c、126d、222b、222c、222d：延伸部分

200：蚀刻停止层

206：衬层

208a：下部部分

208b：上部部分

具体实施方式

下文列举实施例并配合所附的附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的元件将以相同的符号标示来说明。

此外，关于文中所使用「包含」、「包括」、「具有」等等用语，均为开放性的用语，也就是指「包括但不限于」。

另外，文中所提到的方向性用语，例如「上」、「下」等，仅是用以参考附图的方向，并非用来限制本发明。

图1a至图1f为依照本发明第一实施例的存储器结构的制造流程剖面示意图。

首先，请参照图1a，提供绝缘层覆硅基底100。绝缘层覆硅基底100包括硅基体100a以及依序设置于硅基体100a上的介电层100b与硅层100c。一般来说，硅基体100a例如可掺杂有p型掺质且较佳具有约的厚度，介电层100b较佳具有约大于2μm的厚度，硅层100c例如可掺杂有p型掺质且较佳具有约大于0.5μm的厚度。介电层100b例如为氧化硅层。接着，在硅层100c中形成隔离结构102，以定义出主动(有源)区(activearea，aa)。隔离结构例如是浅沟槽隔离(shallowtrenchisolation，sti)结构。在本实施例中，隔离结构102的厚度与硅层100c的厚度相同，即隔离结构102贯穿硅层100c，使得相邻的主动区之间能够有效地隔离开来。隔离结构102的形成方法为本领域技术人员所熟知，在此不另行说明。

接着，请参照图1b，在硅层100c上形成晶体管104与晶体管106。晶体管104与晶体管106通过隔离结构102而彼此分隔开。晶体管104与晶体管106具有不同的导电类型。举例来说，晶体管104为n型金属氧化物半导体晶体管，则晶体管106为p型金属氧化物半导体晶体管。反之，晶体管104为p型金属氧化物半导体晶体管，则晶体管106为n型金属氧化物半导体晶体管。在本实施例中，晶体管104包括依序设置于硅层100c上的栅介电层104a与栅极104b以及设置于硅层100c中的作为源极/漏极的掺杂区104c，而晶体管106包括依序设置于硅层100c上的栅介电层106a与栅极106b以及设置于硅层100c中的作为源极/漏极的掺杂区106c。晶体管104与晶体管106的形成方法为本领域技术人员所熟知，在此不另行说明。之后，在硅层100c上形成介电层108。介电层108覆盖晶体管104与晶体管106。介电层108例如为氧化硅层。介电层108一般称为层间介电层(inter-layerdielectriclayer)。

然后，请参照图1c，在介电层108中形成沟槽110a与沟槽110b，以及于介电层108、隔离结构102与介电层100b中形成沟槽112。沟槽110a暴露出晶体管104的源极/漏极区104c的一部分。沟槽110b暴露出晶体管106的源极/漏极区106c的一部分。沟槽112的底部位于介电层100b中而不暴露出硅基体100a。沟槽110a、沟槽110b与沟槽112的形成方法例如是先进行第一次光刻制作工艺与蚀刻制作工艺来形成沟槽110a与沟槽110b，然后再进行第二次光刻制作工艺与蚀刻制作工艺来形成沟槽112。或者，也可以先形成沟槽112，再形成沟槽110a与沟槽110b。或者，取决于制作工艺条件，也可以在一道图案化制作工艺中同时形成沟槽110a、沟槽110b与沟槽112。之后，在介电层108上形成牺牲层114。牺牲层114填满沟槽110a、沟槽110b与沟槽112。在后续的蚀刻过程中，牺牲层114可具有与介电层108相同或相近的蚀刻速率。在本实施例中，牺牲层114例如为一般常见的有机平坦化层(organicplanarizinglayer，opl)。

接着，请参照图1d，进行平坦化制作工艺，移除部分牺牲层114，直到暴露出介电层108。上述的平坦化制作工艺例如为化学机械研磨(chemicalmechanicalpolishing，cmp)制作工艺。然后，在介电层108上形成图案化掩模层116。图案化掩模层116暴露出栅极104b与栅极106b之间的区域。之后，以图案化掩模层116为蚀刻掩模，进行各向异性蚀刻制作工艺，移除部分介电层108与部分牺牲层114，以形成沟槽118。在另一实施例中，也可以省略上述的平坦化制作工艺而直接将图案化掩模层116形成于牺牲层114上。

然后，请参照图1e，移除图案化掩模层116与牺牲层114。接着，在绝缘层覆硅基底100上共形地形成用以形成电容器的下电极的导电层120。导电层120例如为氮化钛层。接着，在导电层120上共形地形成用以形成电容器的绝缘层的介电层122。介电层122例如为高介电常数(high-k)层。之后，在介电层122上形成用以形成电容器的上电极的导电层124。导电层124填满沟槽110a、沟槽110b与沟槽112。导电层124例如是由钨层与氮化钛层所构成的复合层。

之后，请参照图1f，进行平坦化制作工艺，移除部分导电层120、部分介电层122与部分导电层124，直到暴露出介电层108。上述的平坦化制作工艺例如为化学机械研磨制作工艺。在进行平坦化制作工艺之后，形成了电容器126，其包括下电极120a、绝缘层122a与上电极124a，亦即电容器126属于一般熟知的金属-绝缘层-金属(mim)电容器。如此一来，完成了本实施例的存储器结构10。此外，后续还可形成与晶体管104连接的接触窗、与晶体管106连接的接触窗、与电容器126的上电极124a连接的接触窗等，其为本领域技术人员所熟知，在此不另行说明。

在本实施例中，存储器结构10包括绝缘层覆硅基底100、隔离结构102、晶体管104、晶体管106以及电容器126。电容器126设置于晶体管104与晶体管106之间。电容器126由下电极120a、绝缘层122a与上电极124a构成，其中绝缘层122a位于下电极120a与上电极124a之间。此外，电容器126包括主体部分126a、延伸部分126b、延伸部分126c以及延伸部分126d，且主体部分126a、延伸部分126b、延伸部分126c以及延伸部分126d各自包括下电极120a、绝缘层122a与上电极124a。如图1f所示，主体部分126a实质上水平地位于栅极104b与栅极106b之间，延伸部分126b自主体部分126a延伸至与晶体管104的源极/漏极区(掺杂区104c)且经由下电极120a而与晶体管104的源极/漏极区连接，延伸部分126c自主体部分126a延伸至与晶体管106的源极/漏极区(掺杂区106c)且经由下电极120a而与晶体管106的源极/漏极区连接，延伸部分126d自主体部分126a延伸穿过隔离结构102至介电层100b中。如此一来，电容器126即可同时与晶体管104以及晶体管106电连接。此外，在本实施例中，延伸部分126d具有实质上均一的宽度。

在存储器结构10中，电容器126的延伸部分126d向下穿过隔离结构102而延伸至介电层100b中，因此可以在不增加布局面积以及不增加存储器结构的厚度的情况下增加下电极120a与上电极124a之间的耦合率，进而提高存储器结构的效能。

图2a至图2e为依照本发明第二实施例的存储器结构的制造流程剖面示意图。在本实施例中，与第一实施例相同的元件将以相同的元件符号表示，且不再对其进行说明。

首先，请参照图2a，在形成图1b所示的结构之后，在介电层108上形成上蚀刻停止层200。蚀刻停止层200例如为氮化硅层。接着，在蚀刻停止层200上形成图案化掩模层202。图案化掩模层202暴露出隔离结构102上方的部分区域。然后，以图案化掩模层202为蚀刻掩模，进行各向异性蚀刻制作工艺，移除部分蚀刻停止层200、部分隔离结构102与部分介电层100b，以形成沟槽204。在本实施例中，沟槽204的底部位于介电层100b中，但本发明不限于此。在其他实施例中，上述的各向异性蚀刻制作工艺也可以仅移除部分蚀刻停止层200与部分隔离结构102而不移除介电层100b，使得所形成的沟槽的底面与介电层的顶面共平面。

接着，请参照图2b，移除图案化掩模层202。然后，在沟槽204的侧壁上形成衬层206。衬层206例如为氮化硅层。衬层206的形成方法例如是先于绝缘层覆硅基底100上共形地形成一层衬层材料层，然后进行各向异性蚀刻制作工艺，以移除沟槽204的底面上以及蚀刻停止层200的顶面上的衬层材料层。然后，进行各向同性蚀刻制作工艺，移除部分介电层100b，以形成沟槽208。

详细地说，在上述各向同性蚀刻制作工艺中，由于沟槽204的侧壁上形成有衬层206且介电层108的顶面上形成有蚀刻停止层200，因此仅有被暴露出的介电层100b会被移除。此外，基于各向同性蚀刻制作工艺的特性，在移除部分介电层108之后会形成具有曲面侧壁以及相较于沟槽104具有扩展宽度的空间。也就是说，所形成的沟槽208具有位于介电层100b中且相较于沟槽104具有扩展宽度的下部部分208a以及剩余的上部部分208b。之后，在沟槽208中形成牺牲层210。牺牲层210例如为一般常见的有机平坦化层。

然后，请参照图2c，在蚀刻停止层200上形成图案化掩模层212。图案化掩模层212暴露出栅极104b与栅极106b之间的区域。接着，以图案化掩模层212为蚀刻掩模，进行各向异性蚀刻制作工艺，移除部分蚀刻停止层200、部分介电层108与部分衬层206，以形成沟槽214。此外，在上述各向异性蚀刻制作工艺中，也会同时移除沟槽208的上部部分208b中的部分牺牲层210。由于沟槽208中仍保有部分牺牲层210，因此沟槽208的下部部分208a的形状与尺寸并不会受到蚀刻制作工艺的影响而改变。

接着，请参照图2d，移除图案化掩模层212。然后，在绝缘层覆硅基底100上共形地形成用以形成电容器的下电极的导电层216。导电层216例如为氮化钛层。接着，在导电层216上共形地形成用以形成电容器的绝缘层的介电层218。介电层218例如为高介电常数层。之后，在介电层218上形成用以形成电容器的上电极的导电层220。导电层220填满沟槽208与沟槽214。导电层220例如是由钨层与氮化钛层所构成的复合层。

之后，请参照图2e，进行平坦化制作工艺，移除部分牺牲层210、部分导电层216、部分介电层218与部分导电层220，直到暴露出介电层108。上述的平坦化制作工艺例如为化学机械研磨制作工艺。在进行平坦化制作工艺之后，形成了电容器222，其包括下电极216a、绝缘层218a与上电极220a，亦即电容器222属于一般熟知的金属-绝缘层-金属电容器。如此一来，完成了本实施例的存储器结构20。此外，后续还可形成与晶体管104连接的接触窗、与晶体管106连接的接触窗、与电容器222的上电极124a连接的接触窗等，其为本领域技术人员所熟知，在此不另行说明。

在本实施例中，存储器结构20包括绝缘层覆硅基底100、隔离结构102、晶体管104、晶体管106、电容器222以及衬层206。电容器222设置于晶体管104与晶体管106之间。电容器222由下电极216a、绝缘层218a与上电极220a构成，其中绝缘层218a位于下电极216a与上电极220a之间。此外，电容器222包括主体部分222a、延伸部分222b、延伸部分222c以及延伸部分222d，且主体部分222a、延伸部分222b、延伸部分222c以及延伸部分222d各自包括下电极216a、绝缘层218a与上电极220a。如图2e所示，主体部分222a实质上水平地位于栅极104b与栅极106b之间，延伸部分222b自主体部分222a延伸至与晶体管104的源极/漏极区(掺杂区104c)且经由下电极216a而与晶体管104的源极/漏极区连接，延伸部分222c自主体部分222a延伸至与晶体管106的源极/漏极区(掺杂区106c)且经由下电极216a而与晶体管106的源极/漏极区连接，延伸部分222d自主体部分222a延伸穿过隔离结构102至介电层100b中。如此一来，电容器222即可同时与晶体管104以及晶体管106电连接。此外，在本实施例中，在延伸部分222d中，位于沟槽208的下部部分208a中的部分在硅基体100a上的投影面积大于位于沟槽208的上部部分208b中的部分在硅基体100a上的投影面积。衬层206设置于延伸部分222b与延伸部分222d之间、延伸部分222c与延伸部分222d之间、隔离结构102与延伸部分222d之间以及介电层100b与延伸部分222d之间。

在存储器结构20中，电容器222的延伸部分222d向下穿过隔离结构102而延伸至介电层100b中，因此可以在不增加布局面积以及不增加存储器结构的厚度的情况下增加下电极216a与上电极220a之间的耦合率，进而提高存储器结构的效能。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。