集成芯片及其形成方法与流程

本发明的实施例涉及集成芯片及其形成方法。

背景技术：

互补金属氧化物半导体(cmos)图像传感器用于各种现代电子器件，例如相机、平板电脑、智能手机等。cmos图像传感器可以是前侧照明(fsi)或背侧照明(bsi)的。与fsicmos图像传感器相比，bsicmos图像传感器具有更好的灵敏度、更好的角度响应和更大的金属布线灵活性。

bsicmos图像传感器可以是二维(2d)或三维(3d)的。2dbsicmos图像传感器包括单个集成芯片中的像素传感器阵列和相关电路，而3dbsicmos图像传感器将像素传感器阵列和相关电路分离成接合在一起的单独的集成芯片。与2dbsicmos图像传感器相比，3dbsicmos图像传感器具有更高的速度、更高的像素密度、更低的成本和更小的封装尺寸。

技术实现要素：

本发明的实施例提供了一种集成芯片，包括：衬底；互连结构，邻接所述衬底，其中，所述互连结构包括多条导线和多个通孔，并且其中，所述导线和所述通孔交替堆叠；焊盘，位于所述互连结构中，其中，所述导线和所述通孔位于所述焊盘和所述衬底之间；以及导电结构，穿过所述衬底延伸至所述焊盘。

本发明的另一实施例提供了一种集成芯片，包括：钝化层；焊盘，位于所述钝化层上面并且嵌入所述钝化层；导电柱，位于所述焊盘上面并且接触所述焊盘，其中，所述导电柱在第一闭合路径中沿着所述焊盘的外周横向延伸，并且其中，所述导电柱包括交替堆叠的导线和通孔；半导体衬底，位于所述导电柱上面；以及导电结构，穿过所述半导体衬底和所述导电柱延伸到所述焊盘。

本发明的又一实施例提供了一种形成集成芯片的方法，包括：在衬底的第一侧上形成互连结构，其中，所述互连结构包括多条导线和多个通孔，并且其中，所述导线和所述通孔从所述衬底交替堆叠到导线的顶部层级；在所述互连结构上形成焊盘，其中，所述焊盘突出以与所述导线的顶部层级接触；以及从所述衬底的第二侧对所述互连结构执行蚀刻，以形成穿过所述衬底和所述互连结构延伸到所述焊盘的开口。

附图说明

当接合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1a和图1b示出了包括具有增强的强度和接合能力的焊盘结构的集成芯片的一些实施例的各种视图。

图2示出了图1a的集成芯片的一些实施例的扩展截面图，其中集成芯片包括图像传感器。

图3示出了包括图1a的集成芯片的三维集成芯片(3dic)的一些实施例的截面图。

图4示出了图3的3dic中的互连介电结构的一些更详细实施例的截面图。

图5示出了图3的3dic的一些实施例的扩展截面图，其中3dic包括图像传感器。

图6a和图6b示出了集成芯片封装件的一些实施例的截面图，其中图3的3dic通过引线接合和倒装芯片接合电耦合到封装衬底。

图7a和图7b示出了图6a和图6b的集成芯片封装件的一些实施例的扩展截面图，其中集成芯片封装件包括图5的3dic。

图8至图23、图24a和图24b示出了用于形成集成芯片封装件的方法的一些实施例的一系列截面图，该集成芯片封装件包括具有增强的强度和接合能力的焊盘结构。

图25示出了图8至图23、图24a和图24b的方法的一些实施例的框图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

在一些实施例中，背侧照明(bsi)图像传感器包括衬底、互连结构和焊盘结构。衬底位于bsi图像传感器的背侧上，并且互连结构位于bsi图像传感器的前侧上。互连结构包括多条导线和多个通孔，并且焊盘结构包括一个或多个导电柱和接合焊盘。导电柱位于bsi图像传感器的前侧上，并且由导线和通孔限定。接合焊盘位于bsi图像传感器的背侧上，并且具有一对突起，所述突起延伸穿过衬底以在最靠近衬底的导线层级(例如，金属1)处与导电柱接触。在焊盘结构的第一实施例中，突起突出到公共导电柱。在焊盘结构的第二实施例中，突起突出到邻接并且电耦合到公共线的单独的导电柱。

在bsi图像传感器的封装期间，bsi图像传感器通过焊盘结构接合并且电耦合到外部结构。例如，可以在接合焊盘上形成导电凸块或接合线的堆叠件，以将bsi图像传感器接合并且电耦合到外部结构。然而，接合导致接合焊盘上的大量应力，并且可能例如导致接合焊盘处的剥离和/或破裂缺陷。此外，因为接合焊盘突出以与导电柱接触，所以接合焊盘上的应力被传递到导电柱。例如，这可能导致裂缝缺陷从接合焊盘传播到导电柱和/或可能例如导致接合焊盘的分层。

本申请的各种实施例涉及具有高强度和接合能力的焊盘结构。在一些实施例中，集成芯片包括衬底、互连结构和接合焊盘。互连结构邻接衬底并且包括多条导线和多个通孔。导线和通孔交替地堆叠在接合焊盘和衬底之间。此外，互连结构部分地限定了延伸穿过衬底并且暴露接合焊盘的焊盘开口。通过在接合焊盘和衬底之间布置导线和通孔，接合焊盘可以嵌入互连结构的钝化层中，并且钝化层可以吸收接合焊盘上的应力。这进而增强了焊盘结构的强度和接合能力，并且降低了接合焊盘处的剥离和/或破裂缺陷的可能性。此外，接合焊盘可以在互连结构的顶部导线层级(即，离衬底最远的互连结构的导线层级)处接触导线和通孔。顶部导线层级的厚度可以超过其他导线层级的厚度，由此顶部导线层级可以更耐受应力。这进而进一步增强了焊盘结构的强度和接合能力，并且降低了接合焊盘处的剥离和/或破裂缺陷的可能性。

参考图1a，提供了集成芯片102的一些实施例的截面图100a，集成芯片102包括具有增强的强度和增强的接合能力的焊盘结构104。集成芯片102还包括芯片衬底106和互连结构108。芯片衬底106位于集成芯片102的背侧102b上，并且互连结构108位于集成芯片102的前侧102f上。互连结构108包括互连介电结构110、钝化层111、多条导线112和多个通孔114。为了便于说明，仅一些导线112标记为112并且仅一些通孔114标记为114。互连介电结构110位于钝化层111和芯片衬底106之间，并且导线112和通孔114交替地堆叠在互连介电结构110中。

焊盘结构104位于芯片衬底106下方、互连结构108中。此外，焊盘结构104包括接合焊盘116和一对导电柱118。接合焊盘116插入到钝化层111中、在钝化层111和互连介电结构110之间。此外，接合焊盘116位于导电柱118下方并与导电柱118相邻，以将导电柱118电耦合在一起。在一些实施例中，接合焊盘116具有分别突出到导电柱118的突起116p。此外，接合焊盘116通过焊盘开口120暴露。焊盘开口120延伸穿过芯片衬底106和互连结构108至接合焊盘116并且至少部分地由互连结构108限定。导电柱118由导线112和通孔114限定，并且布置成使得焊盘开口120位于导电柱118之间。在一些实施例中，当从顶部向下观察时，导电柱118是单个导电结构的区段，该单个导电结构在围绕接合焊盘116的闭合路径中连续延伸。当从顶部向下观察时，单个导电结构可以例如具有方形环形状、一些其他合适的环形形状或者一些其他合适的闭合路径形状。

通过将接合焊盘116插入到钝化层111中，钝化层111可以吸收施加在接合焊盘116上的应力。这进而增强了焊盘结构104的强度和接合能力并且降低了接合焊盘116处的剥离和/或破裂缺陷的可能性。此外，通过将接合焊盘116插入到钝化层111中，接合焊盘116在互连结构108的顶部导线层级(即，最远离芯片衬底106的互连结构108的导线层级)处接触导电柱118。顶部导线层级的厚度tw1超过其他导线层级的厚度tw2，由此顶部导线层级更耐受应力并且不太可能在应力下破裂。这又进一步增强了焊盘结构104的强度和接合能力，并且降低了在焊盘116处剥离和/或破裂缺陷的可能性。

在一些实施例中，接合焊盘116的厚度tbp为约0.6-36.0千埃、约0.6-18.0千埃或约18.0-36.0千埃。然而，其他厚度是合适的。如果接合焊盘116的厚度tbp太小(例如，小于约0.6千埃或一些其他合适的值)，则接合焊盘116将变弱并且易于失效。如果接合焊盘116的厚度tbp太大(例如，大于约36.0千埃或一些其他合适的值)，则材料将被浪费。在一些实施例中，钝化层111的厚度tp为约10-15千埃、约10.00-12.75千埃或约12.75-15.00千埃。然而，其他厚度是合适的。如果钝化层111的厚度tp太小(例如，小于约10千埃或一些其他合适的值)，则钝化层111将缺乏足够的刚度和/或强度以有意义地加强接合焊盘116。如果钝化层111的厚度tp太大(例如，大于约15.0千埃或一些其它合适的值)，则材料将被浪费。

在一些实施例中，隔离结构122延伸到芯片衬底106中、在芯片衬底106和互连结构108之间，并且部分地限定焊盘开口120。隔离结构122包括介电材料并且可以用于例如是浅沟槽隔离(sti)结构或一些其他合适的隔离结构。在一些实施例中，缓冲层124衬于芯片衬底106、在集成芯片102的背侧102b上，并且部分地限定焊盘开口120。缓冲层124可以例如是或包括氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或前述的任何组合。

在一些实施例中，芯片衬底106是体硅衬底、绝缘体上硅(soi)衬底或一些其他合适的半导体衬底。在一些实施例中，互连介电结构110是或包括氧化硅、低k电介质、一些其他合适的电介质或前述的任何组合。如本文所用，低k电介质可以是例如介电常数k小于约3.9、3、2或1的电介质。在一些实施例中，钝化层111是或包括氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，导线112、通孔114和接合焊盘116是铜、钨、铝铜、一些其他合适的金属和/或导电材料或者前述的任何组合。例如，导线112和通孔114可以是或包括铜，和/或接合焊盘116可以是或包括铝铜。

在一些实施例中，集成芯片102的前侧102f接合到支撑衬底126。支撑衬底126可以例如为集成芯片102提供机械支撑以防止翘曲和/或破裂。这又可以增强焊盘结构104的强度以防止破裂和/或分层。例如，支撑衬底126可以是体硅衬底或一些其他合适的衬底。在其他实施例中，省略了支撑衬底126。

参考图1b，提供了图1a的焊盘结构104的一些实施例的顶部布局100b。例如，图1a的截面图100a可以沿着线a截取。接合焊盘116具有方形布局，但是其他形状和/或布局是合适的。图1a的突起116p是单个突起116p'的区段(以虚线示出)。单个突起116p'沿着闭合路径中的接合焊盘116的边界延伸以包围焊盘开口120。单个突起116p'可以例如具有方形环形布局、一些其他合适的环形布局或一些其他合适的闭合路径布局。

图1a的导电柱118是单个导电结构118'的区段。单个导电结构118'在闭合路径中沿着接合焊盘116的边界延伸，以包围焊盘开口120。单个导电结构118'可以例如具有方形环形布局、一些其他合适的环形布局或一些其他合适的闭合路径布局。此外，单个导电结构118'由图1a的导线112和图1a的通孔限定。导线112被分组为多个导线层级(例如，图1a中所示的四个导线层级)，并且单个导电结构118'部分地由来自每个导线层级的导线限定。来自每个导线层级的导线在闭合路径中横向延伸以包围焊盘开口120。此外，来自每个导线层级的导线可以例如具有与单个导电结构118'相同的布局和/或例如可以具有方形环形布局、一些其他合适的环形布局或一些其他合适的闭合路径布局。

参考图2，提供了图1a的集成芯片102的一些实施例的扩展截面图200，其中集成芯片102是或包括bsi互补金属氧化物半导体(cmos)图像传感器或一些其他合适的bsi图像传感器。焊盘结构104的多个实例分别位于集成芯片102的相对侧，并且像素传感器202的阵列位于多个实例之间。为了便于说明，仅一些像素传感器202被标记为202。像素传感器202包括单独的光电探测器204和单独的传输晶体管206。为了便于说明，仅一个光电探测器204被标记为204并且仅一个传输晶体管206标记为206。在替代实施例中，省略了传输晶体管206。

光电探测器204位于芯片衬底106中，并且在一些实施例中，包括单独的集电极区208和单独的帽区210。为了便于说明，仅一个集电极区208被标记为208并且仅有一个帽区210标记为210。集电极区208和帽区210位于芯片衬底106中并具有相反的掺杂类型。此外，帽区210具有与芯片衬底106或阱(未示出)的主体相同的掺杂类型，光电探测器204位于芯片衬底106或阱中。在操作期间，光电探测器204吸收辐射以产生电子空穴对。光电探测器204的pn结限定了将电子空穴对的电子与电子空穴对的空穴分开的电场。电子在集电极区208中累积，而空穴移动到集电极区208的外部。

传输晶体管206位于芯片衬底106上、位于芯片衬底106和互连结构108之间。传输晶体管206包括单独的传输栅电极212、单独的传输栅极介电层214和各个源极/漏极区。为了便于说明，仅一个传输栅电极212标记为212并且仅一个传输栅极介电层214标记为214。传输栅电极212分别与传输栅极介电层214堆叠。传输栅电极212的第一侧与集电极区208邻接，集电极区208限定传输晶体管206的第一源极/漏极区。传输栅电极212的第二侧与浮动扩散节点(fdn)216邻接，fdn216限定传输晶体管206的第二源极/漏极区。为了便于说明，仅一个fdn216标记为216。

在一些实施例中，隔离结构122将像素传感器202彼此分离。在一些实施例中，滤色器218和/或微透镜220堆叠在像素传感器202上。滤色器218通过指定的辐射波长，同时阻挡其他波长的辐射，并且微透镜220将辐射聚焦在光电探测器204上。

多个逻辑器件222位于像素传感器202阵列和焊盘结构104的至少一个实例之间。为了便于说明，仅逻辑器件222中的一个被标记为222。逻辑器件222可以例如采用图像信号处理(isp)电路、读/写电路、一些其他合适的电路或前述的任何组合。在一些实施例中，逻辑器件222包括单独的逻辑栅电极224、单独的逻辑栅极介电层226和单独的源极/漏极区228。为了便于说明，仅一个逻辑栅电极224标记为224，仅一个逻辑栅极介电层226标记为226，并且仅一个源极/漏极区228标记为228。逻辑栅电极224和逻辑栅极介电层226堆叠在芯片衬底106上、位于芯片衬底106和互连结构108之间，并且源极/漏极区228与芯片衬底106中的逻辑栅电极224邻接。在一些实施例中，隔离结构122将逻辑器件222彼此分开。

参考图3，提供了包括图1a的集成芯片102(也称为第一集成芯片102)的三维集成芯片(3dic)302的一些实施例的截面图300。3dic302还包括第二集成芯片304。第一和第二集成芯片102、304在第一和第二集成芯片102、304的前侧102f、304f处堆叠并接合在一起。第一集成芯片102包括芯片衬底106(也称为第一芯片衬底106)和互连结构108(也称为第一互连结构108)。类似于第一集成芯片102，第二集成芯片304包括第二芯片衬底306和第二互连结构308。

第二芯片衬底306位于第二集成芯片304的背侧304b上，并且第二互连结构308位于第二集成芯片304的前侧304f上。第二互连结构308包括第二互连介电结构310、第二钝化层311、多条第二导线312和多个第二通孔314。为了便于说明，仅一些第二导线312标记为312，并且仅一些第二通孔314标记为314。第二互连介电结构310位于第二钝化层311和第二芯片衬底306之间，并且第二导线312和第二通孔314交替地堆叠在第二互连介电结构310中。第二导线312和第二通孔314限定一对第二导电柱316。第二导电柱316从公共导线312c延伸到第二芯片衬底306并且分别位于焊盘开口120的相对侧上。

一对衬底通孔(tsv)318穿过第一集成芯片102延伸到公共导线312c。tsv318分别位于焊盘开口120的相对侧上，并且第一集成芯片102的导电柱118(也称为第一导电柱118)位于tsv318之间。此外，tsv318通过公共导线312c电耦合在一起，并且将公共导线312c电耦合到第一集成芯片102的背侧102b上的一对tsv焊盘320。tsv318和tsv焊盘320可以例如是或者包括铜、铝铜、钨、一些其他合适的金属和/或导电材料或前述的任何组合。在替代实施例中，省略tsv318和tsv焊盘320。

在一些实施例中，第二隔离结构322延伸到第二芯片衬底306中、在第二芯片衬底306和第二互连结构308之间。第二隔离结构322包括介电材料并且可以是例如sti结构或一些其他合适的隔离结构。

在一些实施例中，第二芯片衬底306是体硅衬底、soi衬底或一些其他合适的半导体衬底。在一些实施例中，第二互连介电结构310是或包括氧化硅、低k电介质、一些其他合适的电介质或前述的任何组合。在一些实施例中，第二钝化层311是或包括氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，第二导线312和导线通孔314是铜、钨、铝铜、一些其他合适的金属和/或导电材料或者前述的任何组合。

参考图4，提供了图3的3dic302的一些更详细实施例的截面图400，其中第一和第二互连介电结构110、310包括多个层。第一和第二互连介电结构110、310包括单独的层间介电(ild)层402和单独的金属间介电(imd)层404。为了便于说明，仅一些imd层404标记为404。ild层402分别与第一和第二芯片衬底106、306邻接，并且imd层404位于第一和第二钝化层111、311与相应的ild层402之间。ild和imd层402、404可以例如是或者包括低k电介质和/或一些其他合适的电介质。

在一些实施例中，第一互连介电结构110和第二互连介电结构310还包括将imd层404彼此分离、将imd层404与ild层402以及将imd层404与第一和第二钝化层111、311分离的各个蚀刻停止层406。为了便于说明，仅将一些蚀刻停止层406标记为406。蚀刻停止层406可以是例如或包括碳化硅、氮化硅、氮氧化硅、一些其他合适的介电材料或者前述的任何组合。

尽管图4使用图3的3dic302示出并描述了第一和第二互连介电结构110、310的多层实施例，但是应当理解，多层实施例可以用在图1a和图2的任一个的集成芯片102中。

参考图5，提供了图3的3dic302的一些实施例的扩展截面图500，其中3dic302是或包括3dbsicmos图像传感器或一些其他合适的3dbsi图像传感器。焊盘结构104的多个实例分别位于3dic302的相对侧上，并且像素传感器202的阵列位于多个实例之间。为了便于说明，仅一些像素传感器202标记为202。在一些实施例中，第一集成芯片102的隔离结构122将像素传感器202彼此分开。此外，在一些实施例中，滤色器218和/或微透镜220堆叠在像素传感器202上。像素传感器202、滤色器218、微透镜220或前述的任何组合可以例如是如关于图2所描述的那样。

多个逻辑器件222位于第二芯片衬底306上、在第二芯片衬底306和第二互连结构308之间。为了便于说明，仅一些逻辑器件222被标记为222。逻辑器件222例如可以采用isp电路、读/写电路、一些其他合适的电路或前述的任何组合。此外，逻辑器件222可以例如是关于图2所描述的。

在一些实施例中，混合接合结构502位于第一和第二集成芯片102、304之间，以提供第一和第二集成芯片102、304之间的接合和电耦合。混合接合结构502包括位于第一和第二钝化层111、311中的混合接合焊盘504和混合接合通孔506。为了便于说明，仅混合接合焊盘504中的一个标记为504，并且仅混合接合通孔506中的一个标记为506。混合接合焊盘504和混合接合通孔506可以是或包括例如铜、铝、铝铜、一些其他合适的金属和/或导电材料或者前述的任何组合。在替代实施例中，省略了混合接合结构502。在替代实施例中，省略tsv318。

参考图6a，提供集成芯片封装件的一些实施例的截面图600a，其中图3的3dic302通过引线接合电耦合到封装衬底602。在一些实施例中，封装衬底602是陶瓷或一些其他合适的绝缘材料。封装衬底602包括封装焊盘604，并且接合线606从封装焊盘604延伸到3dic302的接合焊盘116.接合线606可以是例如或者包括铜、铝、铝铜、一些合适的金属和/或导电材料或前述的任何组合。

接合线606的形成可以在接合焊盘116上施加高应力。因为接合焊盘116插入到第一钝化层111中，所以第一钝化层111吸收施加在接合焊盘116上的应力。这进而降低了接合焊盘116处的剥离和/或破裂缺陷的可能性。此外，因为接合焊盘116在第一互连结构108的顶部线层级处接触导电柱118，所以不太可能在该界面处破裂。顶部导线层级比其他导线层级更厚，因此更能承受应力并且不易破裂。

在一些实施例中，接合线606的厚度tbw为约1密耳、约2密耳或一些其它合适的厚度。如果接合线606的厚度tbw太薄(例如，小于约1密耳或一些其它合适的值)，则接合线606可能较弱并且易于破裂和/或开裂。如果接合线606的厚度tbw太大(例如，大于约2密耳或一些其他合适的值)，则接合线606将太刚性并且在形成期间在接合焊盘116上施加大量应力。在一些实施例中，焊盘开口120的宽度wpo大于约60微米和/或焊盘开口120的顶部布局是方形。例如，当接合线606的厚度tbw为约1密耳或一些其他合适的值时，可以出现这样的实施例。在其他实施例中，焊盘开口120的宽度wpo具有一些其他合适的值，和/或焊盘开口120的顶部布局具有一些其他合适的形状。

参考图6b，提供图6a的集成芯片封装件的一些替代实施例的截面图600b，其中图3的3dic302通过倒装芯片接合电耦合到封装衬底602。封装衬底602悬置在焊盘开口120上，并且导电凸块608从接合焊盘116堆叠到封装焊盘604。为了便于说明，仅导电凸块608中的一个标记为608。导电凸块608可以例如是或者包括金、银、铜、铝、铝铜、一些其他合适的金属和/或导电材料或者前述的任何组合。

现在参照图7a和图7b，分别提供图6a和图6b的集成芯片封装件的一些实施例的扩展截面图700a、700b，其中集成芯片封装件包括图5的3dic302。

虽然图6a和图6b使用图3中的3dic302的实施例，可替代地使用图4中的实施例。类似地，尽管图6a和图6b中使用图3中的3dic302，可以替代地使用图1a中的集成芯片102(具有或不具有支撑衬底126)。虽然图7a和图7b使用图5中的3dic302，但是可以替代地使用图2中的集成芯片102(具有或不具有支撑衬底126)。

参照图8至图23、图24a和图24b，提供了用于形成集成芯片封装件的方法的一些实施例的一系列截面图800-2300、2400a、2400b，该集成芯片封装件包括具有增强的强度和接合能力的焊盘结构。该方法的第一实施例从图8至图23进行至图24a(和跳过图24b)以形成图7a的集成芯片封装件，而该方法的第二实施例从图8至图23进行至图24b(和跳过图24a)以形成图7b的集成芯片封装件。

如图8的截面图800所示，第一隔离结构122和多个像素传感器202形成在第一芯片衬底106上。为了便于说明，仅第一隔离结构122的一些区段被标记为122，并且仅一个像素传感器202被标记为202。第一隔离结构122将像素传感器202彼此分离并且邻接第一芯片衬底106的焊盘区106p。像素传感器202包括单独的光电探测器204和单独的传输晶体管206。为了便于说明，仅将光电探测器204中的一个标记为204，并且仅将传输晶体管206中的一个标记为206。光电探测器204和/或传输晶体管206可以例如是关于图2描述的。

在一些实施例中，用于形成第一隔离结构122的工艺包括：1)图案化第一芯片衬底106以形成具有第一隔离结构122的布局的隔离沟槽；2)用介电材料填充隔离沟槽。在一些实施例中，用于形成像素传感器202的工艺包括：1)沉积堆叠在第一隔离结构122和第一芯片衬底106上的介电层和导电层；2)将介电层和导电层图案化成传输栅电极212和传输栅介质层214；3)执行一系列掺杂工艺以形成与传输栅电极212邻接的光电探测器204和fdn216。为了便于说明，仅传输栅电极212中的一个标记为212，仅传输栅极介电层214中的一个标记为214，并且仅fdn216中的一个标记为216。

如图9的截面图900所示，第一互连结构108部分地形成在第一芯片衬底106上。第一互连结构108包括第一互连介电结构110、多条第一导线112和多个第一通孔114。为了便于说明，仅第一导线112中的一些被标记为112，并且仅第一通孔114中的一些被标记为114。第一导线112和第一通孔114交替地堆叠在互连介电结构110中并且限定从像素传感器202引出的导电路径。此外，第一导线112和第一通孔114限定位于第一芯片衬底106的焊盘区106p上面的一对导电柱118。

在一些实施例中，用于部分地形成第一互连结构108的工艺包括：1)通过单镶嵌工艺形成通孔114的最底层级；2)通过单镶嵌工艺形成最底层级的导线112；3)通过重复执行双镶嵌工艺在导线112的最底层级上形成导线和通孔；4)形成覆盖导线112的最顶层级的第一互连介电结构110的顶部。然而，用于形成第一互连结构108的其他工艺是合适的。在一些实施例中，单镶嵌工艺包括：1)沉积介电层；2)用具有用于单层级(例如，通孔层级或导线层级)导电部件的开口图案化介电层；3)以及用导电材料填充开口以形成单层级导电部件。在一些实施例中，双镶嵌工艺包括：1)沉积介电层；2)用具有两层级导电部件(例如，通孔层级和导线层级)的开口图案化介电层；3)以及用导电材料填充开口以形成两层级导电部件。在单镶嵌和双镶嵌工艺中，介电层对应于第一互连介电结构110的一部分。在一些实施例中，第一互连介电结构110的顶部覆盖导线112的最顶层级，通过气相沉积和/或一些其他合适的沉积工艺形成第一互连介电结构110的顶部。

如图10的截面图1000所示，图案化第一互连介电结构110以形成分别位于导电柱118上面并且暴露导电柱118的焊盘突起开口1002。可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺执行图案化。在一些实施例中，光刻/蚀刻工艺包括：1)形成光刻胶掩模1004，其具有第一互连介电结构110上的焊盘凸起开口1002的布局；2)在光刻胶掩模1004就位的情况下将蚀刻剂1006施加到第一互连介电结构110；3)剥离光刻胶掩模1004。

如图11的截面图1100所示，接合焊盘层1102沉积在第一互连介电结构110上，填充焊盘突起开口1002(参见图10)。接合焊盘层1102可以是例如或包括铜、铝、铝铜、一些其他合适的导电材料或前述的任何组合。在一些实施例中，通过化学气相沉积(cvd)、物理气相沉积(pvd)、电镀、化学镀、一些其他合适的沉积工艺或前述的任何组合来执行沉积。在一些实施例中，沉积是共形的和/或使得接合焊盘层1102在焊盘突起开口1002处具有凹痕1102i。

如图12的截面图1200所示，图案化接合焊盘层1102(参见图11)以在第一芯片衬底106的焊盘区106p上面形成接合焊盘116。此外，接合焊盘116形成为突出以在焊盘突起开口1002(参见图10)处与导电柱118接触。图案化可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。在一些实施例中，光刻/蚀刻工艺包括：1)形成光刻胶掩模1202，其具有接合焊盘层1102上的接合焊盘116的布局；2)在光刻胶掩模1202就位的情况下，将蚀刻剂1204施加到接合焊盘层1102；3)剥离光刻胶掩模1202。

如图13的截面图1300所示，第一互连结构108在接合焊盘116周围完成，从而限定第一集成芯片102。在完成第一互连结构108时，第一钝化层111和第一混合接合结构502a形成在接合焊盘116和第一互连介电结构110上方。在替代实施例中，省略第一混合接合结构502a。第一混合接合结构502a包括第一混合接合焊盘504a和第一混合接合通孔506a。为了便于说明，仅第一混合接合焊盘504a中的一个标记为504a，并且仅第一混合接合通孔506a中的一个标记为506a。第一混合接合焊盘504a和第一混合接合通孔506a堆叠在第一钝化层111中，并且第一混合接合通孔506a将第一混合接合焊盘504a电耦合到第一导线112的最顶层级。为了便于示出，仅第一导线112中的一些被标记为112。

在一些实施例中，用于完成第一互连结构108的工艺包括：1)沉积第一钝化层111；2)用第一混合接合焊盘504a和第一混合接合通孔506a的开口图案化第一钝化层111；3)以及用导电材料填充开口以形成第一混合接合焊盘504a和第一混合接合通孔506a。在其他实施例中，完成第一互连结构108的工艺包括：1)沉积第一钝化层111的第一部分；2)用第一混合接合通孔506a的通孔开口图案化第一部分；3)用导电材料填充通孔开口，以形成第一混合接合通孔506a；4)沉积第一钝化层111的第二部分；5)用第一混合接合焊盘504a的焊盘开口图案化第二部分；6)用导电材料填充焊盘开口，以形成第一混合接合焊盘504a。

如图14的截面图1400所示，提供或以其他方式形成第二集成芯片304。第二集成芯片304可以例如如关于图3和/或图5所描述的那样。第二集成芯片304包括第二芯片衬底306、多个逻辑器件222和第二互连结构308。为了便于说明，仅将逻辑器件222中的一个标记为222。

逻辑器件222位于第二芯片衬底306上面，并且在一些实施例中，通过第二隔离结构322彼此分离。第二互连结构308位于第二芯片衬底306和逻辑器件222上面。此外，第二互连结构308包括第二互连介电结构310、第二钝化层311、多条第二导线312、多个第二通孔314和第二混合接合结构502b。为了便于说明，仅第二导线312中的一些标记为312，并且仅第二通孔314中的一些标记为314。在替代实施例中，省略第二混合接合结构502b。第二导线312和第二通孔314堆叠在第二互连介电结构310中，并且第二混合接合结构502b位于第二钝化层311中。第二混合接合结构502b包括第二混合接合焊盘504b和第二混合接合通孔506b。为了便于说明，仅第二混合接合焊盘504b中的一个标记为504b，并且仅第二混合接合通孔506b中的一个标记为506b。

还通过图14的截面图1400示出，第一和第二集成芯片102、304在第一和第二互连结构108、308处接合在一起。接合可以例如通过以下方式执行：直接接合、混合接合或一些其他合适的接合工艺。在替代实施例中，第一集成芯片102接合到支撑衬底126(参见例如图2)而不是第二集成芯片304。

如图15的截面图1500所示，减薄第一芯片衬底106以减小第一芯片衬底106的厚度tfcs。例如，可以通过化学机械平坦化(cmp)或一些其他合适的减薄工艺来执行减薄。

如图16的截面图1600所示，图案化第一芯片衬底106以形成第一焊盘开口1602，第一焊盘开口1602位于接合焊盘116上面并且暴露第一隔离结构122。例如，图案化可以是通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。在一些实施例中，光刻/蚀刻工艺包括：1)在第一芯片衬底106上形成具有第一焊盘开口1602的布局的光刻胶掩模1604；2)在光刻胶掩模1604就位的情况下将蚀刻剂1606施加到第一芯片衬底106；3)剥离光刻胶掩模1604。

如图17的截面图1700所示，在第一芯片衬底106上形成缓冲层124和硬掩模层1702。形成覆盖第一芯片衬底106和衬于第一焊盘开口1602(参见图16)的缓冲层124，而硬掩模层1702形成为覆盖缓冲层124并在缓冲层124上方填充第一焊盘开口1602。此外，硬掩模层1702形成有平坦或平坦化的顶面。缓冲层124可以例如通过cvd、pvd或一些合适的沉积工艺形成。例如，可以通过沉积硬掩模层1702并随后对硬掩模层1702进行平坦化，以使硬掩模层1702的顶面平坦或以其他方式平坦化来形成硬掩模层1702。硬掩模层1702的沉积可以例如通过cvd、pvd或一些合适的沉积工艺来执行。例如，可以通过cmp或一些其他合适的平坦化工艺来执行平坦化。

如图18的截面图1800所示，图案化硬掩模层1702以分别在接合焊盘116的相对侧上限定tsv焊盘开口1802。可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺执行图案化。在一些实施例中，光刻/蚀刻工艺包括：1)在硬掩模层1702上形成具有tsv焊盘开口1802的布局的光刻胶掩模1804；2)在光刻胶掩模1804就位的情况下将蚀刻剂1806施加到硬掩模层1702；3)剥离光刻胶掩模1804。

如图19的截面图1900所示，图案化第一和第二集成芯片102、304以形成一对tsv开口1902，tsv开口1902延伸穿过第一芯片衬底106、第一互连介电结构110、第一钝化层111和第二钝化层311至第二导线312的最顶层级。图案化可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。在一些实施例中，光刻/蚀刻工艺包括：1)在硬掩模层1702上形成具有tsv开口1902的布局的光刻胶掩模1904；2)在光刻胶掩模1904就位的情况下，将一种或多种蚀刻剂1906施加到第一和第二集成芯片102、304；3)剥离光刻胶掩模1904。

如图20的截面图2000所示，形成tsv层2002，其覆盖硬掩模层1702并且填充tsv开口1902(参见图19)和tsv焊盘开口1802(参见图18)。tsv层2002可以例如通过cvd、pvd、化学镀、电镀、一些其他合适的沉积工艺或前述的任何组合形成。

如图21的截面图2100所示，对tsv层2002(参见图20)执行平坦化以分别在tsv开口1902(参见图19)中和tsv焊盘开口1802(见图18)中形成tsv318和tsv焊盘320。为了便于说明，tsv焊盘320中只有一个标记为320，并且tsv318中只有一个标记为318。此外，注意tsv318和tsv焊盘320之间的散列不同以更好地示出tsv焊盘320和tsv318，尽管tsv焊盘320和tsv318都是由tsv层2002形成的。例如，可以通过cmp或一些其他合适的平坦化工艺来执行平坦化。

如图22的截面图2200所示，去除硬掩模层1702(参见图21)。例如，可以通过蚀刻工艺或一些其他合适的去除工艺来执行去除。

还通过图22的截面图2200示出，图案化缓冲层124、第一隔离结构122和第一互连介电结构110以限定位于接合焊盘116上面并且暴露接合焊盘的第二焊盘开口120。例如，可以通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行图案化。在一些实施例中，光刻/蚀刻工艺包括：1)在缓冲层124上形成具有第二焊盘开口120的布局的光刻胶掩模2202；2)在光刻胶掩模2202就位的情况下，将一种或多种蚀刻剂2204施加到第一集成芯片102上；3)剥离光刻胶掩模2202。

如图23的截面图2300所示，滤色器218和微透镜220形成为堆叠在像素传感器202上方。为了便于说明，仅滤色器218中的一个标记为218并且仅微透镜220中的一个标记为220。

如图24a的截面图2400a所示，提供包括封装焊盘604的封装衬底602。此外，封装衬底602接合到第二芯片衬底306，并且执行引线接合以形成从接合焊盘116到封装焊盘604的接合线606。在替代实施例中，如图24b的截面图2400b所示，执行倒装芯片接合以代替引线接合。结果，一对导电凸块608从接合焊盘116堆叠到封装焊盘604。

如图24a和图24b所示的接合可以在接合焊盘116上施加高应力。由于接合焊盘116嵌入第一钝化层111中，所以第一钝化层111吸收施加在接合焊盘116上的应力。这进而降低了接合焊盘116处的剥离和/或破裂缺陷的可能性。此外，因为接合焊盘在顶部导线层级处接触第一导线112，所以不太可能在该界面处破裂。顶部导线层级比其他导线层级更厚，因此更能承受应力并且不易破裂。

尽管使用图7a和图7b的集成芯片封装件说明了该方法，但是可以使用该方法(有或没有修改)以形成图6a和图6b中任何一个中的集成芯片封装件、图3、图4和图5中的任何一个中的3dic302以及图1a和图2中的任何一个中的集成芯片102。此外，尽管图8至图23、图24a和图24b中所示的截面图800-2300、2400a和2400b参照该方法进行描述，可以理解，图8至图23、图24a和图24b中所示的结构不限于该方法，并且可以在没有该方法的情况下单独使用。

参考图25，提供了图8至图23、图24a和图24b的方法的一些实施例的框图2500。

在2502处，在芯片衬底上形成像素传感器和隔离结构。参见，例如，图8。

在2504处，在芯片衬底上部分地形成互连结构，其中互连结构包括位于芯片衬底的焊盘区上面的一对导电柱。例如，参见图9。

在2506处，在互连结构上形成接合焊盘，其中接合焊盘位于焊盘区上面并且突出到导电柱。参见，例如，图10至图12。

在2508处，在接合焊盘周围完成互连结构，其中完成包括形成覆盖接合焊盘的钝化层。参见，例如，图13。

在2510处，将集成芯片接合到互连结构。参见，例如，图14。在替代实施例中，使用支撑衬底(参见例如图1a和图2中的126)代替集成芯片。

在2512处，减薄芯片衬底。例如，参见图15。

在2514处，图案化芯片衬底以形成第一焊盘开口，第一焊盘开口位于焊盘区上面并且暴露隔离结构。参见，例如，图16。

在2516处，形成覆盖芯片衬底并且衬于第一焊盘开口的缓冲层。参见，例如，图17。

在2518处，形成tsv，其延伸穿过芯片衬底和互连结构到集成芯片，同时在tsv上形成tsv焊盘。参见，例如，图18至图21。

在2520处，图案化隔离结构和互连结构以形成暴露接合焊盘的第二焊盘开口。例如，参见图22。

在2522处，在像素传感器上堆叠形成滤色器和微透镜。例如，参见图23。

在2524处，通过引线接合或倒装芯片接合将接合焊盘接合到封装焊盘。参见，例如，图24a和图24b。

虽然图25的框图2500在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。

在一些实施例中，本申请提供了一种集成芯片，包括：衬底；互连结构，邻接衬底，其中，互连结构包括多条导线和多个通孔，并且其中，导线和通孔交替堆叠；焊盘，位于互连结构中，其中，导线和通孔位于焊盘和衬底之间，并且其中，互连结构部分地限定了延伸穿过衬底并且暴露焊盘的焊盘开口。在一些实施例中，集成芯片还包括位于焊盘开口中并且接触焊盘的接合线。在一些实施例中，集成芯片还包括位于焊盘开口中并且与焊盘接触的导电凸块。在一些实施例中，当在横截面中观察时，导线和通孔限定第一导电柱和第二导电柱，其中，第一导电柱和第二导电柱分别位于焊盘开口的相对侧上并且邻接焊盘。在一些实施例中，导线被分组为多个导线层级，包括第一导线层级和第二导线层级，其中，焊盘突出以在第一导线层级处与第一导电柱和第二导电柱接触，并且其中，第一导线层级具有大于第二导线层级的厚度。在一些实施例中，集成芯片还包括延伸到衬底中、位于衬底和互连结构之间的隔离结构，其中，隔离结构包括介电材料并且部分地限定焊盘开口。在一些实施例中，集成芯片还包括位于衬底上、位于衬底和互连结构之间的像素传感器，其中，像素传感器包括位于衬底中的光电检测器，并且其中，导线和通孔限定从像素传感器延伸的导电路径。在一些实施例中，集成芯片还包括：第二衬底；第二互连结构，邻接第二衬底、位于互连结构与第二衬底之间，其中，第二互连结构包括多条第二导线和多个第二通孔，并且其中，第二导线和第二通孔交替堆叠；以及第一tsv，延伸穿过衬底和互连结构到第二导线中的一条。在一些实施例中，集成芯片还包括延伸穿过衬底和互连结构到第二导线中的一条的第二tsv，其中，第一tsv和第二tsv分别位于焊盘开口的相对侧上。在一些实施例中，当在横截面中观察时，第二导线和第二通孔限定第一导电柱和第二导电柱，其中，第一导电柱和第二导电柱从第二导线中的一条延伸到第二衬底并且分别位于焊盘开口的相对侧上。

在一些实施例中，本申请提供了一种集成芯片封装件，包括：集成芯片，包括互连结构和芯片焊盘，其中，芯片焊盘位于互连结构中，其中所述互连结构包括多条导线和多个通孔，其中，所述导线和所述通孔交替堆叠并且限定邻接所述芯片焊盘的第一导电结构，并且其中，所述互连结构限定延伸穿过所述导电结构并暴露所述芯片焊盘的开口；封装衬底；封装焊盘，位于封装衬底中；以及第二导电结构，从芯片焊盘延伸到封装焊盘，并且进一步电耦合芯片焊盘和封装焊盘。在一些实施例中，第二导电结构包括接合线。在一些实施例中，第二导电结构包括一对导电凸块，其中，导电凸块在开口中彼此堆叠。在一些实施例中，封装衬底环绕集成芯片的顶部拐角并且包括悬垂部分，其中，悬垂部分容纳封装焊盘并且悬在芯片焊盘和第二导电结构上。在一些实施例中，集成芯片还包括：芯片衬底；以及sti结构，延伸到芯片衬底中、位于芯片衬底和互连结构之间，其中，sti结构部分地限定开口。

在一些实施例中，本申请提供了另一集成芯片，包括：衬底；互连结构，邻接衬底，其中，互连结构包括多条导线和多个通孔，并且其中，导线和通孔交替堆叠；焊盘，位于互连结构中，其中，导线和通孔位于焊盘和衬底之间；以及导电结构，延伸穿过衬底到焊盘。在一些实施例中，导电结构包括接触焊盘的接合线。在一些实施例中，导电结构包括接触焊盘的导电凸块。在一些实施例中，当在横截面中观察时，导线和通孔限定第一导电柱和第二导电柱，其中，第一导电柱和第二导电柱邻接焊盘，并且其中，导电结构位于第一导电柱和第二导电柱之间。在一些实施例中，导线被分组为多个导线层级，包括第一导线层级和第二导线层级，其中，焊盘突出以在第一导线层级处与第一导电柱和第二导电柱接触，并且其中，第一导线层级具有大于第二导线层级的厚度。在一些实施例中，互连结构还包括具有互连介电侧壁的互连介电层，其中，集成芯片还包括：隔离结构，延伸到衬底中、位于衬底和互连结构之间，其中，隔离结构包括介电材料具有隔离结构侧壁，并且其中，隔离结构侧壁与互连介电侧壁对准并面向导电结构。在一些实施例中，集成芯片还包括位于衬底上、位于衬底和互连结构之间的像素传感器，其中，像素传感器包括位于衬底中的光电检测器，并且其中，导线和通孔限定从像素传感器延伸的导电路径。在一些实施例中，集成芯片还包括：第二衬底；第二互连结构，邻接第二衬底、位于互连结构与第二衬底之间，其中，第二互连结构包括多条第二导线和多个第二通孔，并且其中，第二导线和第二通孔交替堆叠；第一tsv，延伸穿过衬底和互连结构至第二导线中的一条。在一些实施例中，集成芯片还包括延伸穿过衬底和互连结构到第二导线中的一条的第二tsv，其中，导电结构位于第一tsv和第二tsv之间。在一些实施例中，当在横截面中观察时，第二导线和第二通孔限定第一导电柱和第二导电柱，其中，第一导电柱和第二导电柱从第二导线中的所述一条延伸到第二衬底，并且其中，导电结构横向地位于第一导电柱和第二导电柱之间。

在一些实施例中，本申请提供了另一集成芯片，包括：钝化层；焊盘，位于钝化层上面并且嵌入钝化层；导电柱，位于焊盘上面并且接触焊盘，其中，导电柱在第一闭合路径中沿着焊盘的外周横向延伸，并且其中，导电柱包括交替堆叠的导线和通孔；半导体衬底，位于导电柱上面；以及导电结构，穿过半导体衬底和导电柱延伸到焊盘。在一些实施例中，焊盘具有向导电柱突出的向上突起，其中，向上突起在第二闭合路径中沿着焊盘的外周横向延伸。在一些实施例中，导电柱的顶部布局是环形的。在一些实施例中，交替堆叠的导线和通孔包括第一层级导线和第二层级导线，其中，第一层级导线接触焊盘并且具有第一厚度，并且其中，第二层级导线位于第一层级导线上面并且具有小于第一厚度的第二厚度。在一些实施例中，第一层级导线和第二层级导线各自沿着焊盘的外周横向延伸，以完全包围导电结构。

在一些实施例中，本申请提供了一种方法，包括：在衬底的第一侧上形成互连结构，其中，所述互连结构包括多条导线和多个通孔，并且其中，所述导线和所述通孔从衬底交替堆叠到导线的顶部层级；在互连结构上形成焊盘，其中，焊盘突出以与导线的顶部层级接触；以及从衬底的第二侧对互连结构执行蚀刻，以形成穿过衬底和互连结构延伸到焊盘的开口。在一些实施例中，该方法还包括形成覆盖并且接触焊盘和互连结构的钝化层。在一些实施例中，互连结构和衬底至少部分地限定第一集成芯片，其中，该方法还包括：形成包括第二互连结构和第二衬底的第二集成芯片；以及将第一集成芯片和第二集成芯片接合在一起，使得互连结构和第二互连结构位于衬底和第二衬底之间。在一些实施例中，第二互连结构包括导线，其中，该方法还包括：对衬底、互连结构和第二互连结构执行第二蚀刻以形成暴露导线的两个通孔开口，其中，焊盘位于通孔开口之间；以及用导电材料填充通孔开口以限定tsv。在一些实施例中，该方法还包括在衬底上形成像素传感器，其中，在形成像素传感器之后形成互连结构，并且互连结构覆盖像素传感器。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。