一种碳化硅MOSFET器件的元胞结构及功率半导体器件的制作方法

一种碳化硅mosfet器件的元胞结构及功率半导体器件
技术领域
1.本发明涉及功率半导体器件领域,尤其涉及一种集成了肖特基二极管(sbd)的碳化硅金属氧化物半导体场效应晶体管(mosfet)器件的元胞结构及功率半导体器件。


背景技术：

2.现阶段的逆变器和转换器多使用硅基igbt，但igbt关断时的拖尾电流和开通时外置frd的恢复导致功率转化时损耗过大。因此更低损耗、更高开通频率的碳化硅mosfet备受市场青睐。但传统的碳化硅mosfet，在第三象限体二极管导通时会导致电特性退化，例如导通电阻和正向压降的上升、阻断特性退化等，致使mosfet在使用过程中需反并联sbd以提高器件可靠性和降低开关损耗。
3.正常情况下，在芯片级别反并联sbd会增加模块封装的成本并在sbd端引入额外的键合线及杂散电感，导致模块电气性能的下降，并增加了封装部件和封装面积。
4.传统平面栅n型沟道结构的mosfet器件的元胞结构，在其元胞结构中除mos结构外仍寄生了一个体pin二极管(body diode)，见图1，包括：n+衬底层101、n-漂移区102、p阱区103、n+源区104、p+区105、jfet区106、栅极氧化层107、栅极多晶硅108、源极金属109、漏极金属110、体pin二极管111。


技术实现要素：

5.为了解决上述技术问题，本发明提供了一种碳化硅mosfet器件的元胞结构及功率半导体器件，
6.本发明提供了一种碳化硅mosfet器件的元胞结构，包括：
7.位于第一导电类型衬底层上的第一导电类型漂移区；
8.在沿元胞结构表面纵向延伸的一端，所述漂移区的表面内设置有沿元胞结构表面横向邻接的第二导电类型阱区和jfet区；
9.在远离所述jfet区的一侧，所述阱区的表面内设置有增强区，所述增强区包括沿元胞结构表面横向邻接的第一导电类型增强区和第二导电类型增强区，其中，所述第一导电类型增强区比所述第二导电类型增强区更加靠近所述jfet区；
10.所述第一导电类型增强区、所述阱区的未被所述增强区覆盖的表面以及所述jfet区5上设置有与它们同时接触的栅极绝缘层，所述栅极绝缘层上设置有栅极；
11.所述增强区上设置有源极金属，其中，所述源极金属与其下方的所述增强区形成欧姆接触，同时不与所述漂移区和所述栅极接触；
12.在沿元胞结构表面纵向延伸的另一端，所述漂移区于未被所述源极金属、所述阱区和所述jfet区覆盖的表面上设置有肖特基金属，所述肖特基金属与其下方的所述漂移区形成肖特基接触，同时不与所述栅极接触；
13.以及位于所述衬底下方的漏极金属。
14.根据本发明的实施例，所述第二导电类型增强区在所述漂移区表面从所述阱区内
沿元胞结构表面纵向延伸至元胞结构表面纵向的另一端，相应地，所述源极金属在所述增强区上沿元胞结构表面纵向延伸至元胞结构表面纵向的另一端。
15.根据本发明的实施例，所述第二导电类型增强区还在所述漂移区表面于元胞结构表面纵向的另一端沿元胞结构表面横向延伸，使得所述肖特基金属能够同时与所述第二导电类型增强区和所述漂移区接触。
16.根据本发明的实施例，所述肖特基金属与所述源极金属直接接触；或者，所述肖特基金属与所述源极金属分隔设置，通过设置在元胞结构表面的二次金属进行连接。
17.根据本发明的实施例，所述肖特基金属的边界与所述jfet区的边界接触或接近。
18.根据本发明的实施例，所述肖特基金属为与所述衬底层形成低势垒的金属。
19.根据本发明的实施例，所述第二导电类型增强区的深度大于或等于所述第一导电类型增强区的深度。
20.根据本发明的实施例，所述jfet区的浓度高于所述漂移区的浓度。
21.根据本发明的实施例，所述衬底的浓度范围为1
×
10
18
～1
×
10
19
cm-3
；
22.所述漂移区的浓度范围为1
×
10
14
～5
×
10
16
cm-3
；
23.所述阱区的浓度范围为1
×
10
16
～5
×
10
18
cm-3
；
24.所述jfet区的浓度范围为1
×
10
15
～5
×
10
17
cm-3
；
25.所述增强区的浓度范围为大于1
×
10
19
cm-3
；
26.所述栅极的浓度为大于等于1
×
10
18
cm-3
。
27.本发明还提供了一种碳化硅mosfet功率半导体器件，所述功率半导体器件设置有若干如以上内容任一项所述的碳化硅mosfet器件的元胞结构；其中，所述元胞结构的形状为条形、四边形或六边形。
28.与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
29.1、本发明提供了一种三维分裂栅结构的碳化硅mosfet元胞结构，通过在器件元胞级别集成sbd，提高了mosfet器件体二极管的开启电压，改善了mosfet器件电特性退化情况，提高了器件可靠性，
30.2、本发明通过将sbd集成于mosfet元胞结构的jfet区，提高了器件面积利用率，增加了器件整体功率密度，而肖特基金属与jfet掺杂区域进行间隔设置，优化各区域的分布，降低了sbd导通电阻以及降低sbd反向偏置时的漏电流，实现了较好的折中关系。
31.3、本发明通过将mosfet的栅极分开设置，有利于降低芯片寄生电容。
32.4、本发明通过在元胞内集成sbd，使模块封装时无需额外再封装sbd，降低了键合线的寄生电感及模块封装成本。
33.本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
34.附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
35.图1示出了传统的平面栅n沟道型mosfet及寄生体二极管结构剖面图；
36.图2是本发明示例的集成了sbd的三维mosfet器件的元胞结构示意图；
37.图3是本发明示例的集成了sbd的三维分裂栅mosfet器件的元胞结构整体俯视图；
38.图4是本发明示例的mosfet器件的元胞结构漂移区表面的剖面俯视图；
39.图5是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构a-a’剖面图；
40.图6是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构b-b’剖面图；
41.图7是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构c-c’剖面图；
42.图8是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构d-d’剖面图；
43.图9是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构e-e’剖面图；
44.图10是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构f-f’剖面图；
45.图11是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构组合示意图。
具体实施方式
46.为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
47.第一实施例
48.图2为本实施例集成了sbd的三维mosfet器件的元胞结构示意图，如图2所示，包括：第一导电类型衬底层2、第一导电类型漂移区3、第二导电类型阱区4、jfet区5、第一导电类型增强区6、第二导电类型增强区7、栅极绝缘层8、栅极9、源极金属10、肖特基金属11、漏极金属12。
49.图3为本实施例集成了sbd的三维分裂栅mosfet器件的元胞结构整体俯视图；
50.图4是本发明示例的mosfet器件的元胞结构漂移区表面的剖面俯视图；
51.图5是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构a-a’剖面图；
52.图6是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构b-b’剖面图；
53.图7是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构c-c’剖面图；
54.图8是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构d-d’剖面图；
55.图9是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构e-e’剖面图；
56.图10是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构f-f’剖面图；
57.本说明书中的第一导电类型衬底层2可以包括各种半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、氮化镓、磷化铟、砷化镓、合金半导体或其组合，在此不做限定。在本实施例中的第一导电类型衬底层2优选采用碳化硅衬底，可采用n型或p型碳化硅衬底，在本实施例中以n型衬底为例进行说明。
58.本实施例第一导电类型为n型，第二导电类型为p型。
59.其中jfet为结型场效应晶体管的缩写(junction field-effect transistor，jfet)。
60.本实施例提供了一种碳化硅mosfet器件的元胞结构，包括：
61.位于第一导电类型衬底层2上的第一导电类型漂移区3；
62.在沿元胞结构表面纵向延伸的一端，漂移区3的表面内设置有沿元胞结构表面横
向邻接的第二导电类型阱区4和jfet区5；
63.在远离jfet区5的一侧，阱区4的表面内设置有增强区，增强区包括沿元胞结构表面横向邻接的第一导电类型增强区6和第二导电类型增强区7，其中，第一导电类型增强区6比第二导电类型增强区7更加靠近jfet区5；
64.第一导电类型增强区6、阱区5的未被增强区覆盖的表面以及jfet区5上设置有与它们同时接触的栅极绝缘层8，栅极绝缘层8上设置有栅极9；
65.增强区上设置有源极金属10，其中，源极金属10与其下方的增强区形成欧姆接触，同时不与漂移区3和栅极9接触；
66.在沿元胞结构表面纵向延伸的另一端，漂移区3于未被源极金属10、阱区4和jfet区5覆盖的表面上设置有肖特基金属11，肖特基金属11与其下方的漂移区3形成肖特基接触，同时不与栅极9接触；
67.在本实施例中，第二导电类型增强区7在漂移区3表面从阱区4内沿元胞结构表面纵向延伸至元胞结构表面纵向的另一端，相应地，源极金属10在增强区上沿元胞结构表面纵向延伸至元胞结构表面纵向的另一端。
68.在本实施例中，第二导电类型增强区7还在漂移区3表面于元胞结构表面纵向的另一端沿元胞结构表面横向延伸，使得肖特基金属11能够同时与第二导电类型增强区7和漂移区3接触。
69.在本实施例中，肖特基金属11的边界与jfet区5的边界接触或接近。
70.在本实施例中，肖特基金属11为与衬底层2形成低势垒的金属。
71.在本实施例中，第二导电类型增强区7的深度大于或等于第一导电类型增强区6的深度。
72.在本实施例中，肖特基金属11与源极金属10直接接触；
73.或者，肖特基金属11还可以与源极金属10分隔设置，通过元胞结构表面二次金属进行连接。
74.在本实施例中，集成了sbd的三维mosfet器件的元胞结构以正视图的jfet区为基点和起始端进行描述，对应的另一端为末端，元胞结构的横向方向定义为正视图的水平方向，其中，横向起始端为正视图水平方向的最右端，横向末端为正视图水平方向的最左端，右视图的水平方向定义为元胞结构的纵向方向，其中，纵向起始端为右视图水平方向的最左端，纵向末端为右视图水平方向的最右端。
75.具体地，在第一导电类型衬底层2上设置有第一导电类型漂移区3，在沿元胞结构表面纵向的起始端，在漂移区3表面内设置有沿元胞结构表面横向邻接的第二导电类型阱区4和jfet区5，jfet区5位于元胞结构横向的起始端，即元胞结构正视图水平方向的最右端，第二导电类型阱区4与jfet区5在元胞结构的横向方向上接触；在阱区4表面内设置有增强区，其中阱区4的表面未被增强区完全覆盖，增强区包含第一导电类型增强区6和第二导电类型增强区7，且第一导电类型增强区6和第二导电类型增强区7在元胞结构的横向上邻接及接触，第一导电类型增强区6比第二导电类型增强区7更加靠近jfet区，第二导电类型增强区7位于远离jfet区5的元胞结构横向的末端，即元胞结构正视图水平方向的最左端。
76.第二导电类型增强区7在漂移区3表面从阱区4内沿元胞结构表面从元胞结构纵向起始端延伸至元胞结构纵向的末端，即从元胞结构右视图水平方向的最左端延伸至最右
端，并基于漂移区3表面在元胞结构横向的末端向元胞结构横向的起始端方向延伸，即从元胞结构正视图的最左端向右端延伸，本实例中，一直延伸到与阱区4及漂移区3接触。
77.在本实施例中，mosfet包含一个较高浓度的第一导电类型衬底2，浓度范围为1
×
10
18
～1
×
10
19
cm-3
。在第一导电类型衬底层2上设置有第一导电类型漂移区3，该漂移区3浓度范围为1
×
10
14
～5
×
10
16
cm-3
，具体的浓度可以根据器件的耐压要求来进行优化设置。第二导电类型阱区4的浓度范围设置为1
×
10
16
～5
×
10
18
cm-3
；jfet区5浓度范围设置为1
×
10
15
～5
×
10
17
cm-3
，且jfet区5浓度设置为高于漂移区3的浓度，有利于改善碳化硅双极退化现象，并提高器件的可靠性；元胞结构中的增强区浓度范围均设置为大于1
×
10
19
cm-3
，且第二导电类型增强区7的深度设置为大于所述第一导电类型增强区6的深度。
78.本实施例中，位于jfet区5、第二导电类型阱区4以及第一导电类型增强区6之上且与它们同时接触的栅极绝缘层8，其厚度设置为≥50nm，栅极9沉积在栅极绝缘层8之上，掺杂类型为n型，栅极材料设置为金属或多晶硅，栅极9浓度为大于等于1
×
10
18
cm-3
。栅极9与源极金属10及肖特基金属11通过高绝缘的层间介质进行隔离。其中第一导电类型增强区6在阱区4表面设置为沿元胞结构表面从纵向的起始端向末端延伸，即从元胞结构右视图的最左端向右端延伸，本实例中，一直延伸至与第二导电类型增强区7接触，第一导电类型增强区6的纵向宽度设置为大于等于栅极绝缘层8及栅极9的纵向宽度。
79.在增强区上设置有用于形成欧姆接触的源极金属10，源极金属10同时接触第一导电类型增强区6和第二导电类型7，且不与漂移区3接触，源极金属10也不与栅极绝缘层8和栅极9接触，源极金属10沿元胞结构表面从纵向的起始端延伸至末端，即从元胞结构右视图的最左端延伸到最右端；源极金属欧姆接触材料设置为具有低接触电阻率的金属或合金，优选为铝、镍，或铝镍合金。
80.在元胞结构纵向的末端，即元胞结构右视图的最右端，在没有被源极金属10、阱区4和jfet区覆盖的漂移区3的表面上设置有肖特基金属11，肖特基金属11与漂移区3形成较低势垒的肖特基接触，并与第二导电类型增强区7形成欧姆接触，降低了sbd一部分的导通电阻。肖特基金属11位于元胞结构纵向的末端，及元胞结构右视图水平方向的最右端，其中肖特基金属11不与所述栅极绝缘层8和栅极9接触，肖特基金属11在元胞结构横向方向的左端与源极金属10接触；肖特基金属11与源极金属10接触部位于第二导电类型增强区7之上。肖特基金属接触材料设置为具有低接触电阻率的金属或合金，优选为钛、铝、镍，或钛铝镍任意组份合成的合金。
81.肖特基金属11与jfet掺杂区域进行错位的间隔设置，肖特基金属11的边界可设置为与jfet掺杂区域的边界接触或接近，可降低sbd导通电阻。由于肖特基金属下方并没有设置jfet掺杂区，可以降低sbd反向偏置时的漏电流，以实现sbd通态电阻与反向偏置漏电流之间较好的折中关系。
82.具体地，jfet区5和阱区4在漂移区3表面设置为从元胞结构纵向起始端向末端延伸，本实例中，一直延伸至与肖特基金属11接触，由于把sbd集成于mosfet元胞结构的jfet区，进而提高了器件的面积利用率，增加了器件整体功率密度。
83.在衬底2下方还设置有漏极金属12。
84.漏极金属12、第一导电类型衬底层2、第一导电类型漂移区3、第二导电类型阱区4、肖特基金属11即构成了mosfet元胞内置的sbd，可以用作mosfet反偏时的续流二极管，使得
mosfet模块封装时无需额外封装sbd，降低了器件的封装成本，同时也减少了因键合引线产生的寄生电感。同时由于在元胞内集成了sbd，提高了mosfet器件体二极管的开启电压，改善了mosfet器件电特性退化情况，提高了器件可靠性。
85.此外，根据器件的具体应用场合或者基于不同的设计考虑，肖特基金属11还能设置为覆盖在源极金属10上方进行连接，或者肖特基金属11设置为与源极金属10分离，并通过元胞结构表面的二次金属进行连接。
86.综上所述，本发明实施例有以下优点：
87.1、本发明提供了一种三维分裂栅结构的碳化硅mosfet元胞结构，通过在器件元胞级别集成sbd，提高了mosfet器件体二极管的开启电压，改善了mosfet器件电特性退化情况，提高了器件可靠性，
88.2、本发明通过将sbd集成于mosfet元胞结构的jfet区，提高了器件面积利用率，增加了器件整体功率密度，而肖特基金属与jfet掺杂区域进行间隔设置，优化各区域的分布，降低了sbd导通电阻以及降低sbd反向偏置时的漏电流，实现了较好的折中关系。
89.3、本发明通过将mosfet的栅极分开设置，有利于降低芯片寄生电容。
90.4、本发明通过在元胞内集成sbd，使模块封装时无需额外再封装sbd，降低了键合线的寄生电感及模块封装成本。
91.第二实施例
92.图11是本发明示例的集成了sbd的三维分裂栅mosfet元胞结构组合示意图；
93.本实施例提供了一种碳化硅mosfet功率半导体器件，包括若干如实施例1以上内容任一项所述的碳化硅mosfet器件的元胞结构。
94.在本发明的实施例中，所述器件的元胞结构的形状可以为条形、四边形、或六边形。
95.虽然本发明公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所述技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，本发明的保护范围并不局限于文中公开的特定实施例，而是包括落入权利要求范围内的所有技术方案。