一种碳化硅双侧深L形基区结构的MOSFET器件的制作方法

本实用新型属于微电子技术领域，具体涉及一种碳化硅双侧深l形基区结构的mosfet器件。

背景技术：

宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性，适合制作高温，高压，大功率，抗辐照的半导体器件。在功率电子领域中，功率mosfet器件已被广泛应用，它具有栅极驱动简单，开关时间短等特点。

在传统的槽栅结构mosfet中，栅介质层拐角处电场集中导致栅介质层击穿，使得器件在低于额定击穿电压下发生击穿，严重影响到器件的正向阻断特性。

技术实现要素：

为了解决现有技术中存在的上述问题，本实用新型提供了一种碳化硅双侧深l形基区结构的mosfet器件。本实用新型要解决的技术问题通过以下技术方案实现：

本实用新型的一个实施例提供了一种碳化硅双侧深l形基区结构的mosfet器件，包括：

外延层；

基区，位于所述外延层的两侧；

漂移层，位于所述外延层和所述基区的下表面；

衬底层，位于所述漂移层下表面；

漏极，位于所述衬底层下表面；

第一源区，位于所述基区的预设区域的上表面；

第二源区，位于所述基区的其余区域的上表面；

源极，位于所述第一源区和所述第二源区的上表面；

栅介质层，位于所述外延层的上表面，且与所述基区连接；

多晶硅层，位于所述栅介质层内表面；

栅极，位于所述多晶硅层的上表面。

在本实用新型的一个实施例中，所述衬底层为n型掺杂的sic衬底。

在本实用新型的一个实施例中，所述衬底层的厚度为2～5μm。

在本实用新型的一个实施例中，所述基区为截面为l形的p型基区。

在本实用新型的一个实施例中，所述基区的掺杂元素均为b元素或者al元素。

在本实用新型的一个实施例中，所述b元素或者所述al元素的掺杂浓度均为1×10¹⁷～3×10¹⁷/cm³。

在本实用新型的一个实施例中，所述第一源区的掺杂元素为b元素或者al元素。

在本实用新型的一个实施例中，所述第二源区的掺杂元素为p元素或者n元素。

在本实用新型的一个实施例中，所述源极和所述漏极的材料均为ni/ti/ni/ag叠层金属材料；所述栅极的材料为al。

与现有技术相比，本实用新型的有益效果：

1、本实用新型通过改变p型基区的结构，在不增大器件元胞面积的情况下，降低了槽栅拐角电场聚集，提高了器件的击穿电压；

2、本实用新型通过p型基区的结构，减小了栅漏之间的电容耦合，减小了器件开关过程中的米勒平台，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工作下的散热要求；

3、本实用新型通过深l形基区低掺杂浓度，且包含电流扩散层，使得深l形基区两侧的沟道均可以正常导电，并且通过深l形基区底部电场屏蔽作用提高器件的击穿电压。

附图说明

图1为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的截面结构示意图；

图2为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的制备方法的流程示意图；

图3为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的漂移层的截面结构示意图；

图4为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的基区的截面结构示意图；

图5为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的第一源区和第二源区的截面结构示意图；

图6为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的沟槽的截面结构示意图；

图7为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的外延层的截面结构示意图。

具体实施方式

下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。

需要说明的是，本实施例中提到的“上”“下”“左”“右”为该mosfet器件结构处于图示状态时的位置关系，“长”为该mosfet器件结构处于图示状态时的横向尺寸，“厚”为该mosfet器件结构处于图示状态时的纵向尺寸。

实施例一

请参见图1，图1为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的截面结构示意图。

一种碳化硅双侧深l形基区结构的mosfet器件，包括：

外延层101；

基区102，位于外延层101的两侧；该基区102的下表面和外延层101的下表面位于同一水平方向，其厚度为外延层101的厚度与导电沟道的厚度之和。

漂移层103，位于外延层101和基区102的下表面；

衬底层104，位于漂移层103下表面；

漏极105，位于衬底层104下表面；

第一源区106，位于基区102的预设区域的上表面；

第二源区107，位于基区102的其余区域的上表面；

源极108，位于第一源区106和第二源区107的上表面；

栅介质层109，位于外延层101的上表面，且与基区102连接；

多晶硅层110，位于栅介质层109内表面；

栅极111，位于多晶硅层110的上表面。

进一步地，该衬底层104为n型掺杂的sic衬底，该衬底层104的掺杂元素为p元素或者n元素，p元素或者n元素的掺杂浓度均为5×10¹⁸～1×10²⁰/cm³，高掺杂的衬底层104可以减少器件的导通电阻，从而改善器件的性能。

在一个具体实施例中，衬底层104的厚度为2～5μm。

进一步地，漂移层103为n型sic漂移层103，掺杂元素为p元素或者n元素，n型漂移层103掺杂p元素或者n元素的掺杂浓度均为1×10¹⁵～1×10¹⁶/cm³。该漂移层103主要是为了反向截至工作下承担漏极105电压，防止器件被击穿。

在一个具体实施例中，该漂移层103的厚度为8～10μm。合适的厚度可以增大器件的导通电阻和击穿电压，使得器件的耐压性能增强。

进一步地，外延层101为n型sic外延层101，掺杂元素为p元素或者n元素，n型外延层101掺杂p元素或者n元素的掺杂浓度均为5×10¹⁶～1×10¹⁷/cm³。该n型外延层101主要用于改善器件的导通特性，降低导通电阻，较低浓度的掺杂会改善器件的栅漏电容增大，器件开关特性特化的问题。

需要说明的是，槽栅指的是栅介质层109和栅极111形成的结构。

进一步地，基区102为截面为l形的p型sic基区102，该p型基区102的掺杂元素为b元素或者al元素。

在一个具体实施例中，p型基区102掺杂b元素或者al元素的掺杂浓度为1×10¹⁷～3×10¹⁷/cm³，该p型基区102的最长长度比第一源区长度和第二源区长度之和多0.5～1μm，将两个p型基区延伸至槽栅结构的底部，在不增加额外连线的情况下，在槽栅底部增加n型外延层101，利用两个下延的p型基区102与n型漂移层103形成pn结耗尽区，改变槽栅底部的电场分布，隔离漏极105与源极108，并在栅极111开启时形成导电沟道，使得基区102可以正常导电，且这种p型基区102的设计，在不增大器件元胞面积的情况下，降低了槽栅拐角电场聚集，保护了槽栅拐角，提高了器件的击穿电压，并且减小了漏极105和栅极111之间的电容耦合，减小了器件开关过程中的米勒平台，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工作下的散热要求，与此同时，t型外延层101在此充当电流扩散层，削弱了两个p型基区102与n型漂移层103的jfet效应，减小了p型基区102对mosfet器件导通电阻的影响。

进一步地，第一源区106为p+型源区，该p+型源区的材料为sic，该p+型源区的掺杂元素为b元素或者al元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

在一个具体实施例中，该第一源区106的长度为0.25～1μm，厚度为0.25～1μm，该第一源区106用于将p型基区102连接至源极108。

进一步地，第二源区107为n+型源区，该n+型源区的材料为sic，该n+型源区的掺杂元素为p元素或者n元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

在一个具体实施例中，该第二源区107的长度为0.25～1μm，厚度为0.25～1μm。该第二源区107用于收集电流并传导至源极108。

进一步地，栅介质层109的截面为u形，该栅介质层109的材料为sio2，其厚度为0.05～0.06μm，该栅介质层109用于形成导电沟道。

进一步地，在栅介质层109的u型区域的内表面制备多晶硅层110，该多晶硅层110充满整个u形栅介质层109的u形区域，该多晶硅为p型掺杂，掺杂元素为b元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

进一步地，源极108和漏极105的材料均为ni/ti/ni/ag叠层金属材料；栅极111的材料为al，用于形成欧姆接触。

请参见图2，图2为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的制备方法的流程示意图；本实用新型的另一个实施例还提出了一种碳化硅双侧深l形基区结构的mosfet器件的制备方法，包括以下步骤：

步骤1：选取sic衬底层104，在衬底层104的上表面生长漂移层103。

请参见图3，图3为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的漂移层的截面结构示意图；利用外延生长工艺，在衬底层104的上表面外延生长n-型漂移层103，该漂移层103的厚度为8～10μm，掺杂元素为p元素或者n元素，n-型漂移层103掺杂p元素或者n元素的掺杂浓度均为1×10¹⁵～1×10¹⁶/cm³。

步骤2：在漂移层103的上表面生长基区102。

请参见图4，图4为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的基区的截面结构示意图；利用外延生长工艺，在漂移层103的上表面外延生长p型基区102，该p型基区102的厚度为1.5～3μm，掺杂元素为b元素或者al元素，掺杂浓度为1×10¹⁷～3×10¹⁷/cm³。

步骤3：在基区102的预设区域生长第一源区106。

请参见图5，图5为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的第一源区和第二源区的截面结构示意图；利用外延生长工艺或者离子注入工艺，在p型基区102的预设区域生长p+型源区106，该p+型源区的掺杂元素为b元素或者al元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

步骤4：在基区102的其余区域生长第二源区107。

利用外延生长工艺或者离子注入工艺，在p型基区102的其余区域生长n+型源区107，该n+型源区的掺杂元素为p元素或者n元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

步骤5：刻蚀第二源区107，直到漂移层103的上表面，形成截面为t形的沟槽。

请参见图6，图6为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的沟槽的截面结构示意图；向下刻蚀第二源区107，一直刻蚀到漂移层103的上表面，并将沟槽底部的长度变窄，使沟槽的截面为t形，因此，位于沟槽左右两侧的基区102的形状就变成了l形；其中，沟槽长度较长区域的长度为1～4μm，深度为1～3μm；沟槽长度较短区域的长度为0.5～2μm，深度为0.5～1μm。

步骤6：在沟槽的预设区域内生长外延层101。

请参见图7，图7为本实用新型实施例提供的一种碳化硅双侧深l形基区结构的mosfet器件的外延层的截面结构示意图；利用外延生长工艺，在沟槽的预设区域内生长n型外延层101，该n型外延层101的掺杂元素为p元素或者n元素，n型外延层101掺杂p元素或者n元素的掺杂浓度均为5×10¹⁶～1×10¹⁷/cm³。

需要说明的是，该外延层101的截面为t型，与p型基区102的下表面位于同一水平方向，且外延层101的厚度为0.5～1.5μm。

步骤7：在沟槽其余区域的内表面氧化形成栅介质层109。

利用干氧氧化和湿氧氧化工艺，通过对沟槽其余区域四周的sic进行氧化，形成一层厚度为0.05～0.06μm的sio2栅介质层109，该栅介质层109的截面为u形。

步骤8：在栅介质层109内生长多晶硅层110。

在栅介质层109的u形区域内淀积形成b元素掺杂的p型多晶硅层110，b元素的掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

步骤9：在多晶硅层110的上表面制备形成栅极111；在第一源区106和第二源区107的上表面制备形成源极108；在衬底层104的下表面制备形成漏极105。

分别在多晶硅层110的上表面淀积厚度为1～5μm的al，形成栅极111；在第一源区106和第二源区107的上表面先淀积一层厚度为100～500nm的ni金属，在ni金属的上表面淀积厚度为2～5μm的ti/ni/ag叠层金属，形成源极108；在衬底层104的下表面先淀积一层厚度为100～500nm的ni金属，在ni金属的下表面淀积厚度为2～5μm的ti/ni/ag叠层金属，形成漏极105。

本实用新型实施例通过这种方法制备的mosfet器件，通过改变p型基区的结构，在不增大器件元胞面积的情况下，降低了槽栅拐角电场聚集，提高了器件的击穿电压。

此外，本实用新型实施例通过两个深l形的p型基区耦合，起到了保护槽栅拐角的作用，并且与传统的槽栅mosfet结构相比，没有增加额外的面积，提高了器件的可靠性，并且降低了器件设计的复杂性和设计成本。

此外，本实用新型实施例通过p型基区这种结构，减小了栅漏之间的电容耦合，减小了器件开关过程中的米勒平台，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工作下的散热要求。

此外，本实用新型实施例通过深l形基区低掺杂浓度，且包含电流扩散层(n型外延层)，使得深l形基区两侧的沟道均可以正常导电，并且通过深l形基区底部电场屏蔽作用提高器件的击穿电压。

在本实用新型的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。