存储结构的制作方法

本实用新型涉及存储器领域，尤其涉及一种存储结构。

背景技术：

动态随机存取存储器(dynamicrandomaccessmemory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

但是现有的存储器中由电容器和晶体管组成的存储结构存在漏电流的问题，存储器的性能仍有待提升。

技术实现要素：

本实用新型所要解决的技术问题是减小存储器中由电容器和晶体管组成的存储结构的漏电流。

本实用新型提供了一种存储结构，包括：

半导体衬底，所述半导体衬底上形成有行列排布的若干分立的有源区，相邻有源区之间具有第一凹槽，所述第一凹槽中填充满绝缘层；

位于每个有源区中的沿行方向分布的两个第二凹槽，所述两个第二凹槽将每个有源区分成位于中间的漏极和分别位于漏极两侧的两个源极；；

位于所述第二凹槽底部两侧的部分绝缘层中的第三凹槽，所述第三凹槽至少暴露出第二凹槽底部的有源区两侧侧壁的部分表面，且所述第三凹槽与相应的第二凹槽连通，沿行方向上相邻的两个所述第三凹槽之间不连通；

位于所述第二凹槽和第三凹槽中栅极结构。

可选的，所述两个第二凹槽之间的有源区侧壁上以及绝缘层中形成有抗刻蚀介电层，所述抗刻蚀介电层的材料与绝缘层的材料不相同。

可选的，所述抗刻蚀介电层的深度大于第三凹槽和第二凹槽的总深度，所述抗刻蚀介电层沿列方向上的宽度大于第三凹槽沿列方向上的宽度。

可选的，所述第二凹槽的侧壁形成有保护侧墙。

可选的，所述第一凹槽包括沿列方向排布的第一沟槽和沿行方向排布的第二沟槽，所述第一沟槽中填充满第一隔离层，所述第二沟槽中填充满第二隔离层；。

可选的，所述第二沟槽底部还形成有第三沟槽，所述第三沟槽沿行方向上的尺寸大于第二沟槽沿行方向上的尺寸，所述在第三沟槽和第二沟槽中填充满第二隔离层；。

可选的，所述第二沟槽的深度或者第二沟槽与第三沟槽的总深度大于第二凹槽和第三凹槽的总深度。

可选的，所述第三凹槽仅暴露出第二凹槽底部的有源区两侧侧壁的部分表面。

可选的，所述第三凹槽除了暴露出第二凹槽底部的有源区两侧侧壁的部分表面，所述第三凹槽还暴露出第二沟槽或者第三沟槽的部分侧壁表面，或者有源区的远离第二凹槽一侧侧壁的部分表面。

可选的，所述栅极结构包括：位于所述第二凹槽和第三凹槽侧壁表面的栅介质层；位于所述栅介质层上且填充满第二凹槽和第三凹槽的栅极。

可选的，还包括：与所述栅极连接的字线；位于所述绝缘层上的与源极连接的电容器；位于所述绝缘层上的与漏极连接的位线。

与现有技术相比，本实用新型技术方案具有以下优点：

本实用新型的存储结构，包括位于每个有源区中的沿行方向分布的两个第二凹槽，所述两个第二凹槽将每个有源区分成位于中间的漏极和分别位于漏极两侧的两个源极；位于所述第二凹槽底部两侧的部分绝缘层中的第三凹槽，所述第三凹槽至少暴露出第二凹槽底部的有源区两侧侧壁的部分表面，且所述第三凹槽与相应的第二凹槽连通，沿行方向上相邻的两个所述第三凹槽之间不连通；位于所述第二凹槽和第三凹槽中栅极结构。使得栅极结构至少覆盖源极和漏极之间的有源区(沟道区)的至少三个侧面，使得栅极结构的面积增大，栅极结构对沟道区的控制能力增强，并且限缩了电容器的极板(电容器用于存储数据，电容器的一极板与源极电连接)与半导体衬底之间的漏电流的泄露路径，进而有效的降低了漏电流，此外还增加了字线(栅极结构包括字线)的面积，降低了字线的电阻值。

进一步，所述第三凹槽除了暴露出第二凹槽底部的有源区两侧侧壁的部分表面，所述第三凹槽还暴露出第二沟槽或者第三沟槽的部分侧壁(第二隔离层对应的位置)表面，或者有源区的远离第二凹槽一侧侧壁的部分表面，这样的第三凹槽结构，当在第三凹槽和第二凹槽中形成栅极结构后，使得栅极结构环绕源极和漏极之间有源区(沟道区)的四周侧壁，使得栅极结构的面积更大，栅极结构对沟道区的控制能力更强，并且进一步限缩了电容器的极板(电容器用于存储数据，电容器的一极板与源极电连接)与半导体衬底之间的漏电流的泄露路径，进而更有效的降低了漏电流，此外还增加了字线(栅极结构包括字线)的面积，降低了字线的电阻值。

附图说明

图1-28为本实用新型实施例存储结构形成过程的结构示意图。

具体实施方式

如背景技术所言，现有的存储结构存在漏电流的问题，存储器的性能仍有待提升。

研究发现，现有为了减小dram中存储电容的漏电流、增大晶体管的关断阻抗，通常采用沟槽型的晶体管结构，沟槽型的晶体管结构的具体结构包括半导体衬底；位于半导体衬底中的沟槽，位于沟槽中的栅极；位于沟槽两侧的半导体衬底中漏区和源区。沟槽型的晶体管的栅极与字线相连、漏区与位线相连、源区与电容器相连。当晶体管关断时，部分电子会从源区泄漏到半导体衬底中，使得dram的存储器的存储能力越差，因而如何减小存储结构漏电流成为亟待解决的问题。

为此，本实用新型提供了一种存储结构及其形成方法，其中所述存储结构的形成方法，在刻蚀所述有源区，在每个有源区中形成沿行方向分布的两个第二凹槽，所述两个第二凹槽将每个有源区分成位于中间的漏极和分别位于漏极两侧的两个源极后，刻蚀去除第二凹槽底部两侧的部分绝缘层，在绝缘层中形成至少暴露出第二凹槽底部的有源区两侧侧壁的部分表面的第三凹槽，所述第三凹槽与相应的第二凹槽连通，沿行方向上相邻的两个所述第三凹槽之间不连通；然后在所述第二凹槽和第三凹槽中形成栅极结构。通过形成前述所述的第三凹槽结构，在第三凹槽和第二凹槽中形成栅极结构时，使得栅极结构至少覆盖源极和漏极之间的有源区(沟道区)的至少三个侧面，使得栅极结构的面积增大，栅极结构对沟道区的控制能力增强，并且限缩了电容器的极板(电容器用于存储数据，电容器的一极板与源极电连接)与半导体衬底之间的漏电流的泄露路径，进而有效的降低了漏电流，此外还增加了字线(栅极结构包括字线)的面积，降低了字线的电阻值。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在详述本实用新型实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1-28为本实用新型实施例存储结构形成过程的结构示意图。

参考图9-图12，图10为图9沿切割线ef方向获得的剖面结构示意图，图11为图9沿切割线gh方向获得的剖面结构示意图，图12为图9沿切割线lm方向获得的剖面结构示意图，提供半导体衬底201，所述半导体衬底201上形成有行列排布的若干分立的有源区212，相邻有源区212之间具有第一凹槽，所述第一凹槽中填充满绝缘层。

所述若干分立的有源区212可以通过刻蚀半导体衬底201形成也可以通过外延工艺形成。

本实施例中，通过刻蚀半导体衬底201形成所述有源区212，下面结合附图(图1-图12)对有源区的形成过程进行详细的描述，所述有源区212形成的过程包括：

参考图1-图3，图2为图1沿切割线ab方向获得的剖面结构示意图,图3为图1沿切割线cd方向获得的剖面结构示意图，提供半导体衬底201，在所述半导体衬底201上形成沿列方向排布的若干分立的长条形主动区202，相邻长条形主动区202之间具有第一沟槽，所述第一沟槽中填充满第一隔离层203。

所述半导体衬底201的材料可以为硅(si)、锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等ⅲ-ⅴ族化合物。本实施例中所述半导体衬底201为硅衬底。所述半导体衬底中根据需要掺杂一定的杂质离子，所述杂质离子可以为n型杂质离子或p型杂质离子。在一实施例中，所述掺杂包括阱区掺杂和源漏区掺杂。

所述长条形主动区202后续用于形成若干分立的有源区212(参考图9-12)，所述第一隔离层203后续用于有源区212之间的电学隔离。在一实施例中，所述长条形主动区202和第一隔离层203的形成过程为：在所述半导体衬底201上形成掩膜层(图中未示出)，所述掩膜层中具有沿列方向平行排布的若干开口；以所述掩膜层为掩膜，沿开口刻蚀所述半导体衬底201，在所述半导体衬底201中形成沿列方向排布的若干分立的长条形主动区202，相邻的长条形主动区202之间具有第一沟槽；在所述第一沟槽中以及掩膜层表面形成隔离材料层，所述隔离材料层填充满所述第一沟槽；平坦化去除长条形主动区202表面上的隔离材料层和掩膜层，在所述第一沟槽中形成第一隔离层203。需要说明的是，本申请中所述列方向为平行于x轴方向，图2和图3中为了方便示意，将长条形主动区202与半导体衬底201通过虚线进行区分。

所述第一隔离层203的材料可以为氧化硅、氮化硅、氮氧化硅或其他合适的隔离材料。本实施例中，所述第一隔离层203的材料为氧化硅。

参考图4，在所述长条形主动区202和第一隔离层203上形成若干沿行方向排布的第一掩膜图形210；在所述第一掩膜图形210的两侧侧壁形成第二掩膜图形204。

所述若干第一掩膜图形210沿行方向平行排布，所述行方向与列方向垂直。本实施例中，所述行方向为平行于y轴的方向。

后续绝缘层中形成第四凹槽的位置与所述第一掩膜图形210的位置对应。后续有源区中形成沿行方向分布的两个第二凹槽的位置与第二掩膜图形204的位置对应。

本实施例中，所述第一掩膜图形210和第二掩膜图形204的材料不相同。在一实施例中，所述第一掩膜图形210的材料为氮化硅，所述第二掩膜图形204的材料为氮氧化硅。在其他实施例中，所述第一掩膜图形210和第二掩膜图形204可以采用其他合适的材料。

在一实施例中，所述第二掩膜图形204的形成过程为：在所述第一掩膜图形210表面以及长条形主动区202和第一隔离层203表面形成第二掩膜材料层(图中未示出)；无掩膜刻蚀所述第二掩膜材料层，在所述第一掩膜图形210的两侧侧壁形成第二掩膜图形204。

在其他实施例中，可以不先形成第一掩膜图形，先在长条形主动区和第一隔离层上形成第二掩膜图形，形成第二掩膜图形后，后续同时形成第一掩膜图形和第三掩膜图形。

参考图4和图5，在所述第二掩膜图形204的侧壁表面形成第三掩膜图形206。

在一实施例中，所述第三掩膜图形206的形成过程为：在所述第一掩膜图形210和第二掩膜图形204表面以及长条形主动区202和第一隔离层203表面形成第三掩膜材料层205；无掩膜刻蚀所述第三掩膜材料层205，在所述第二掩膜图形204的侧壁表面形成第三掩膜图形206。

所述第三掩膜图形206作为后续刻蚀所述长条形主动区和第一隔离层，在长条形主动区和第一隔离层中形成若干沿行方向排布的第二沟槽时的掩膜。所述第三掩膜图形206的材料可以为无定型碳或其他合适的材料。

本实施例中，第一掩膜图形210、第二掩膜图形204和第三掩膜图形206的掩膜结构，由于第二掩膜图形204和第三掩膜图形206都是依次自对准的形成在第一掩膜图形210两侧侧壁上，使得第一掩膜图形210、第二掩膜图形204和第三掩膜图形206的位置精度和尺寸的精度均较高，提高了后续形成第二沟槽，第二凹槽、第四凹槽的位置和尺寸的精度，有利于提高存储结构性能，并且无需多次光刻和刻蚀形成掩膜的工艺，节省了工艺步骤。

参考图7，刻蚀所述长条形主动区202(参考图6)和第一隔离层203，在长条形主动区202和第一隔离层203中形成若干沿行方向排布的第二沟槽207，所述第二沟槽207将长条形主动区202断开，形成行列排布的若干分立的有源区212，所述第一沟槽和第二沟槽207构成第一凹槽。

本实施例中，刻蚀所述长条形主动区202和和第一隔离层203时以所述第三掩膜图形206、第二掩膜图形204和第一掩膜图形210作为掩膜，刻蚀工艺采用各向异性的干法刻蚀工艺，比如可以采用各向异性的等离子刻蚀工艺。

本实施例中，请参考图8，在形成第二沟槽207后，继续刻蚀第二沟槽207底部的长条形主动区和第一隔离层203，在第二沟槽207底部的长条形主动区和第一隔离层203中形成第三沟槽209，所述第三沟槽209沿行方向上的尺寸大于第二沟槽207沿行方向上的尺寸。

刻蚀形成第三沟槽209的工艺为各向同性的刻蚀工艺，在一实施例中，所述各向同性的刻蚀工艺为湿法刻蚀。

本实施例中，所述第三沟槽209沿行方向上的尺寸大于第二沟槽207沿行方向上的尺寸是指所述第三沟槽209沿y轴方向上的尺寸大于第二沟槽207沿y轴方向上的尺寸，后续在形成第二隔离层时，形成的第二隔离层的底部的尺寸较大，使得后续形成的源极与底部半导体衬底的连通区域的面积变小，从而减小了源极中的电流向半导体衬底中的泄露路径的面积，从而减小漏电流。需要说明的是，所述第三沟槽209和第二沟槽207的尺寸均是指第三沟槽209和第二沟槽207沿y轴方向上的最大尺寸。

需要说明的是，在其他实施例中，可以不形成第三沟槽，后续直接在第二沟槽中形成第二隔离层。

所述第二沟槽207的深度或者第二沟槽207与第三沟槽209的总深度大于后续形成的第二凹槽和第三凹槽的总深度，后续在第二沟槽207中或者在第二沟槽207与第三沟槽209中形成第二隔离层时，所述第二隔离层能很好的隔离相邻的有源区以及字线(栅极结构)。

参考图9-12，在第三沟槽和第二沟槽中形成第二隔离层或浅沟槽隔离层211。

所述第二隔离层或浅沟槽隔离层211和绝缘层203用于隔离相邻的有源区212，若干有源区212在半导体衬底上呈行列排布(参考图10)。

本实施例中，所述形成的第二隔离层或浅沟槽隔离层211可以与第一掩膜图形210的顶部表面齐平，所述第二隔离层或浅沟槽隔离层211的材料可以为氧化硅。

形成第二隔离层或浅沟槽隔离层211后，所述第二隔离层或浅沟槽隔离层211和第一隔离层203构成绝缘层。

参考图13，图13在图12的基础上进行，去除所述第一掩膜图形210(参考图12)，形成沿行方向分布的若干开口(第一开口)213，每一个开口至少暴露出有源区212两侧的部分绝缘层(第一隔离层203)表面。

去除所述第一掩膜层210可以采用湿法刻蚀，由于第一掩膜图形210的材料与第二掩膜图形204、第三掩膜图形206以及第二隔离层211的材料不相同，使得刻蚀的选择非常灵活，因而在去除所述第一掩膜层210时，对第一掩膜层210的刻蚀速率大于对第二掩膜图形204、第三掩膜图形206以及第二隔离层211的刻蚀速率，使得第二掩膜图形204、第三掩膜图形206以及第二隔离层211被刻蚀量的较少或者被刻蚀的量基本可以忽略，第二掩膜图形204、第三掩膜图形206以及第二隔离层211被保留作为刻蚀所述绝缘层(第一隔离层203)，在所述绝缘层(第一隔离层203)中形成第四凹槽时的掩膜层。

参考图14，以所述掩膜层(第二掩膜图形204、第三掩膜图形206以及第二隔离层211)为掩膜，沿开口213刻蚀所述绝缘层(第一隔离层203)，在所述绝缘层(第一隔离层203)中形成第四凹槽214，所述第四凹槽214暴露出有源区的部分侧壁。

所述第四凹槽214的深度大于第二隔离层211的深度。

参考图15，形成填充满第四凹槽的抗刻蚀介电层215。

所述形成的抗刻蚀介电层215位于后续形成的两个第二凹槽之间的有源区212侧壁上以及绝缘层203中(参考图16)，所述抗刻蚀介电层215的材料与绝缘层的材料不相同，所述抗刻蚀介电层215的材料为氮化硅、氮氧化硅或其他合适的材料，本实施例中抗刻蚀介电层215的材料为氮化硅，所述抗刻蚀介电层215在后续刻蚀去除第二凹槽底部两侧的部分绝缘层，在绝缘层中形成至少暴露出第二凹槽底部的有源区两侧侧壁的部分表面的第三凹槽时，防止相邻的第二凹槽或者相邻的第三凹槽之间连通，以在后续形成独立的两个字线(栅极结构)。

所述抗刻蚀介电层215的深度大于后续形成的第三凹槽和第二凹槽的总深度，所述抗刻蚀介电层215沿列方向上的宽度大于第三凹槽沿列方向上的宽度，在后续形成第三凹槽时，以更好的防止相邻的第二凹槽或者相邻的第三凹槽之间连通，减小第三凹槽形成的工艺难度。

在一实施例中，所述抗刻蚀介电层215的形成过程包括：在所述开口和第四凹槽中以及第二掩膜图形204、第三掩膜图形206以及第二隔离层211表面形成抗刻蚀介质材料层，所述抗刻蚀介质材料层填充满开口和第四凹槽；平坦化去除第二掩膜图形204、第三掩膜图形206以及第二隔离层211顶部表面上的抗刻蚀介质材料层，在所述开口和第四凹槽中形成抗刻蚀介电层215。

参考图17和图18，图17在图11和图16的基础上进行，图18在图15的基础上进行，去除所述第二掩膜图形204(参考图15)，形成若干沿行方向排布的若干开口(第二开口)216，每一个开口216至少暴露出有源区212的表面。

每一个有源区212上对应都有两个开口216，后续在沿两个开口216刻蚀有源区212时，在每个有源区212中能形成沿行方向分布的两个第二凹槽，所述两个第二凹槽将每个有源区212分成位于中间的漏极和分别位于漏极两侧的两个源极。

去除所述第二掩膜图形204可以采用湿法刻蚀工艺。

本实施例中，请参考图18，每一个开口216相应的暴露出底部的绝缘层203的表面以及抗刻蚀介电层215的侧壁表面。

参考图19和图20，图19在图17的基础上进行，图20在图18的基础上进行，沿开口216刻蚀所述有源区212，在每个有源区212中形成沿行方向分布的两个第二凹槽217，所述两个第二凹槽217将每个有源区212分成位于中间的漏极218和分别位于漏极218两侧的两个源极220和219。

在一实施例中，刻蚀所述有源区212采用等离子体刻蚀工艺，等离子体刻蚀工艺采用的气体包括hbr和cl2中的一种或几种。

本实施例中，所述形成的两个第二凹槽217是分立的，所述两个第二凹槽217将每个有源区212分成位于中间的漏极218和分别位于漏极218两侧的两个源极220和219，后续形成字线(栅极结构)后，可以形成两个共漏极的沟槽型晶体管。

在其他实施例中，形成两个第二凹槽217后，所述两个第二凹槽217将每个有源区212分成位于中间的源极和分别位于源极两侧的两个漏极，后续形成字线(栅极结构)后，可以形成两个共源极的沟槽型晶体管。

所述形成的第二沟槽217的深度小于第二隔离层211的深度。

本实施例中，刻蚀所述有源区212在每个有源区212中形成沿行方向分布的两个第二凹槽217时，可以同时刻蚀去除开口216底部的部分绝缘层(第一隔离层)203(参考图20)，使得形成的第二凹槽217延伸到有源区212两侧绝缘层(第一隔离层)203中，所述绝缘层(第一隔离层)203形成的第二凹槽217的深度等于或小于所述有源区212中形成的第二凹槽217的深度。

在其他实施例中，在刻蚀所述有源区212在每个有源区212中形成沿行方向分布的两个第二凹槽217时，有源区212材料相对于绝缘层(第一隔离层)203的刻蚀选择比较高，在形成第二凹槽217时，不会对开口216底部的绝缘层进行刻蚀或者刻蚀量非常小，使得形成的第二凹槽217仅位于有源区212中。

在其他实施例中，形成两个第二凹槽217后，所述两个第二凹槽217将每个有源区212分成位于中间的源极和分别位于源极两侧的两个漏极，后续其中一个漏极连接dram存储器的电容器，源极连接位线。

参考图21，图21为一个有源区的立体结构示意图，图21中有源区(源极220/219和漏极218)顶部表面上的抗刻蚀介电层以及第三掩膜图形等未示出，在刻蚀去除第二凹槽217底部两侧的部分绝缘层，在绝缘层203中形成暴露出第二凹槽217底部的部分有源区侧壁的第三凹槽之前，在所述第二凹槽217的侧壁形成保护侧墙230。

所述保护侧墙230在后续刻蚀去除底部两侧的部分绝缘层203时，保护第二凹槽217侧壁两侧的源极220/219和漏极218不会受到刻蚀损伤，以及使得第二凹槽217的窗口特征尺寸不会改变。

所述保护侧墙230的材料与绝缘层203的材料不相同，以使得在刻蚀第二凹槽217底部的绝缘层时，对保护侧墙230的刻蚀量较小。在一实施例中，所述保护侧墙230的材料为氮化硅或氮氧化硅中的一种或几种，所述保护侧墙230也可以采用其他合适的材料。

在一实施例中，所述保护侧墙230的形成过程包括：在所述第二凹槽217的侧壁和底部表面上形成保护侧墙材料层；无掩膜刻蚀去除第二凹槽217底部上的保护侧墙材料层，在所述第二凹槽217的侧壁表面形成保护侧墙230。

参考图22-图24，图22在图21的基础上进行，图23为图22沿切割线a3b3方向获得的剖面结构示意图，图24为图22沿切割线a4b4方向获得的剖面结构示意图，刻蚀去除第二凹槽217底部两侧的部分绝缘层203，在绝缘层203中形成至少暴露出第二凹槽217底部的有源区212两侧侧壁的部分表面的第三凹槽221，所述第三凹槽221与相应的第二凹槽217连通，沿行方向上(x轴方向上)相邻的两个所述第三凹槽221之间不连通。

刻蚀去除第二凹槽217底部两侧的部分绝缘层203可以采用各向同性的湿法刻蚀工艺，在进行刻蚀时，所述抗刻蚀介电层215能防止相邻的两个第二凹槽217之间以及相邻的两个第三凹槽221之间连通。

本实施例中，所述第三凹槽221除了暴露出第二凹槽217底部的有源区212两侧侧壁的部分表面，所述第三凹槽221还暴露出第二沟槽或者第三沟槽的部分侧壁(第二隔离层对应的位置)表面，或者有源区212的远离第二凹槽217一侧侧壁的部分表面。具体的，每一个有源区包括四个侧壁，包括位于x轴方向(行方向)上的两个相对侧壁以及位于y轴方向(列方向)上的两个相对侧壁，所述第三凹槽221包括相互连通的第一部分221a和第二部分221b，第一部分221a位于第二凹槽217底部两侧的绝缘层203中，第一部分221a暴露出第二凹槽217底部的有源区212的两侧侧壁(y轴方向(列方向)上两个相对侧壁)的部分表面，第二部分221b位于有源区212和第二隔离层211之间，第二部分221b暴露出有源区212的远离第二凹槽217一侧侧壁(x轴方向(行方向)上的一个侧壁)的部分表面和第二隔离层211部分表面，第二部分221b与第一部分221a连通。前述的第三凹槽221结构，后续在第三凹槽221和第二凹槽217中形成栅极结构后，使得栅极结构环绕源极220和漏极218之间有源区212(沟道区)的四周侧壁，使得栅极结构的面积更大，栅极结构对沟道区的控制能力更强，并且进一步限缩了电容器的极板(电容器用于存储数据，电容器的一极板与源极电连接)与半导体衬底之间的漏电流的泄露路径，进而更有效的降低了漏电流，此外还增加了字线(栅极结构包括字线)的面积，降低了字线的电阻值。

在其他实施例中，所述第三凹槽可以仅暴露出第二凹槽217底部的有源区212两侧侧壁(y轴方向(列方向)上两个相对侧壁)的部分表面，这样的第三凹槽结构，后续在第三凹槽和第二凹槽217中形成栅极结构后，使得栅极结构至少覆盖源极220和漏极218之间的有源区212(沟道区)的三个侧面，同样使得栅极结构的面积增大，栅极结构对沟道区的控制能力增强，并且限缩了电容器的极板(电容器用于存储数据，电容器的一极板与源极电连接)与半导体衬底之间的漏电流的泄露路径，进而有效的降低了漏电流，此外还增加了字线(栅极结构包括字线)的面积，降低了字线的电阻值。

参考图25-图28，图25在图22的基础上进行，图26为栅极结构的立体结构示意图，图27为图25沿切割线a1b1方向的剖面结构示意图，图28为图25沿切割线a2b2方向的剖面结构示意图，在所述第二凹槽和第三凹槽中形成栅极结构223。

在一实施例中，所述栅极结构223包括：位于所述第二凹槽和第三凹槽侧壁表面的栅介质层；位于所述栅介质层上且填充满第二凹槽和第三凹槽的栅极。

在一实施例中，所述栅介质层为高k介电材料，高k介电材料为hfo2、tio2、hfzro、hfsino、ta2o5、zro2、zrsio2、al2o3、srtio3或basrtio。所述字线的材料为金属，所述金属为w、al、cu、ti、ag、au、pt、ni其中一种或几种。

在其他实施例中，所述栅介质层材料可以为氧化硅，所述字线才可以为多晶硅。

在一实施例中，所述栅极结构的形成过程包括：在所述第三凹槽和第二凹槽的侧壁和底部表面形成栅介质材料层；在所述栅介质材料层上形成栅极材料层；去除高于源极220/219和漏极218顶部表面上的栅介质材料层和栅极材料层，在所述第三凹槽和第二凹槽中形成栅极结构，所述栅极结构包括位于所述第二凹槽和第三凹槽侧壁表面的栅介质层；位于所述栅介质层上且填充满第二凹槽和第三凹槽的栅极。在一实施例中，去除高于源极220/219和漏极218顶部表面上的栅介质材料层和栅极材料层的工艺可以采用化学机械研磨工艺或者回刻蚀工艺，在去除高于源极220/219和漏极218顶部表面上的栅介质材料层和栅极材料层时，可以同时去除高于源极220/219和漏极218顶部表面上的第三掩膜图形206(参考图19)、抗刻蚀介电层215、第二隔离层211。

参考图26，形成的栅极结构223包括连接的第一部分223a，第二部分223b和第三部分223c，所述栅极结构223的第一部分223a填充在第二凹槽217(参考图22)中，栅极结构223的第二部分223b填充在第三凹槽221的第一部分221a(参考图22)中，栅极结构223的第三部分223c填充在在第三凹槽221的第二部分221b(参考图22)中。

在一实施例中，在形成栅极结构223后，存储结构的形成方法，还包括：形成与栅极连接的字线；在所述绝缘层203上形成与源极220(或源极219)连接的电容器(图中未示出)；在所述绝缘层203上形成与漏极218连接的位线(图中未示出)。

本实用新型实施例还提供了了一种存储结构，参考图25-图28，包括：

半导体衬底201，所述半导体衬底201上形成有行列排布的若干分立的有源区212，相邻有源区之间具有第一凹槽，所述第一凹槽中填充满绝缘层(203和211)；

位于每个有源区212中的沿行方向分布的两个第二凹槽217，所述两个第二凹槽217将每个有源区212分成位于中间的漏极218和分别位于漏极两侧的两个源极219/220；

位于所述第二凹槽217底部两侧的部分绝缘层(203和211)中的第三凹槽221，所述第三凹槽221至少暴露出第二凹槽217底部的有源区212两侧侧壁的部分表面，且所述第三凹槽221与相应的第二凹槽217连通，沿行方向上相邻的两个所述第三凹槽217之间不连通；

位于所述第二凹槽217和第三凹槽221中栅极结构223。

在一实施例中，所述两个第二凹槽217之间的有源区侧壁上以及绝缘层(203和211)中形成有抗刻蚀介电层215，所述抗刻蚀介电层215的材料与绝缘层203的材料不相同。

所述抗刻蚀介电层215的深度大于第三凹槽221和第二凹槽217的总深度，所述抗刻蚀介电层215沿列方向上的宽度大于第三凹槽221沿列方向上的宽度。

在一实施例中，所述第二凹槽217的侧壁形成有保护侧墙。

在一实施例中，所述第一凹槽包括沿列方向排布的第一沟槽和沿行方向排布的第二沟槽，所述第一沟槽中填充满第一隔离层203，所述第二沟槽中填充满第二隔离层211，所述第二隔离层或浅沟槽隔离层211与第一隔离层203构成绝缘层。

在一实施例中，所述第二沟槽底部还形成有第三沟槽，所述第三沟槽沿行方向上的尺寸大于第二沟槽沿行方向上的尺寸，所述在第三沟槽和第二沟槽中填充满第二隔离层或浅沟槽隔离层。

在一实施例中，所述第二沟槽的深度或者第二沟槽与第三沟槽的总深度大于第二凹槽217和第三凹槽221的总深度。

本实施例中，所述第三凹槽221除了暴露出第二凹槽217底部的有源区两侧侧壁的部分表面，所述第三凹槽还暴露出第二沟槽或者第三沟槽的部分侧壁表面，或者有源区212的远离第二凹槽一侧侧壁的部分表面。

在其他实施例中，所述第三凹槽仅暴露出第二凹槽底部的有源区两侧侧壁的部分表面。

在一实施例中，所述栅极结构223包括：位于所述第二凹槽和第三凹槽侧壁表面的栅介质层；位于所述栅介质层上且填充满第二凹槽和第三凹槽的栅极。

参考图26，形成的栅极结构223包括连接的第一部分223a，第二部分223b和第三部分223c，所述栅极结构223的第一部分223a填充在第二凹槽217(参考图22)中，栅极结构223的第二部分223b填充在第三凹槽221的第一部分221a(参考图22)中，栅极结构223的第三部分223c填充在在第三凹槽221的第二部分221b(参考图22)中。

还包括：与所述栅极连接的字线；位于所述绝缘层203上的与源极219(或220)连接的电容器(图中未示出)；位于所述绝缘层203上的与漏极218连接的位线(图中未示出)。

需要说明的是，本实施例中关于存储结构其他限定或描述在本实施例中不再赘述，具体请参考前述存储结构形成过程实施例中的相应限定或描述。

本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。