半导体结构及动态随机存储器的制作方法

本实用新型涉及半导体制造领域，尤其涉及一种具有埋入式栅极的半导体结构及动态随机存储器。

背景技术：

动态随机存储器(dynamicrandomaccessmemory，dram)是一种广泛应用多计算机系统的半导体存储器。随着半导体集成电路器件特征尺寸的不断缩小，dram的关键尺寸也越来越小，难度也越来越大，并且易失性存储器被广泛应用于个人电脑及消费性电子产品中，市场需求比较大。随着dram制程技术来到20nm左右，埋入式字线(buriedwordline)能增加半导体制程的工艺集成度，在缩小元件尺寸方面优势显得格外明显。但是，受埋入式字线制程的限制，所述动态随机存储器可能会存在栅极漏电流，降低器件的稳定性。

技术实现要素：

本实用新型所要解决的技术问题是，提供一种埋具有埋入式栅极的半导体结构及动态随机存储器，其能够避免栅极漏电流产生，提高器件的稳定性。

为了解决上述问题，本实用新型提供了一种

具有埋入式栅极的半导体结构，其包括：衬底，所述衬底具有沟槽；埋入式栅极，包括栅极绝缘层及导电层，所述栅极绝缘层至少覆盖所述沟槽的内侧壁，所述栅极绝缘层的内侧壁由上部内侧壁及下部内侧壁组成，所述导电层填满所述栅极绝缘层下部内侧壁对应的沟槽区域；绝缘补偿层，覆盖所述栅极绝缘层的上部内侧壁；介电层，至少覆盖所述导电层的顶面及所述绝缘补偿层的内侧壁。

进一步，所述导电层包括第一子导电层及第二子导电层，所述第一子导电层覆盖所述栅极绝缘层的下部内侧壁，所述第二子导电层填满所述栅极绝缘层的下部内侧壁对应的沟槽区域。

进一步，所述第一子导电层的顶面与所述第二子导电层的顶面平齐。

进一步，所述栅极绝缘层还覆盖所述衬底的上表面。

进一步，所述介电层还覆盖所述栅极绝缘层的上表面。

进一步，所述衬底内设置有浅沟槽隔离结构，所述浅沟槽隔离结构定义出多个有源区，所述导电层沿第一方向延伸，并穿过所述有源区。

本实用新型还提供一种动态随机存储器，其包括如上所述的半导体结构。

本实用新型的优点在于，在栅极绝缘层被减薄的区域形成绝缘补偿层，增加该处绝缘层的厚度，从而避免栅极漏电流的产生，提高器件的稳定性。

附图说明

图1是本实用新型具有埋入式栅极的半导体结构的制备方法的一具体实施方式的步骤示意图；

图2a～图2i是图1所示制备方法的工艺流程图；

图3a～图3i在衬底上形成沟槽的方法的工艺流程图；

图4是本实用新型半导体结构的一具体实施方式的剖面图。

具体实施方式

下面结合附图对本实用新型提供的半导体结构及动态随机存储器的具体实施方式做详细说明。

图1是本实用新型具有埋入式栅极的半导体结构的制备方法的一具体实施方式的步骤示意图。请参阅图1，所述制备方法包括如下步骤：步骤s10，在衬底上形成沟槽；步骤s11，在沟槽中形成栅极绝缘层，所述栅极绝缘层至少覆盖所述沟槽内侧壁，所述栅极绝缘层的内侧壁由上部内侧壁及下部内侧壁组成；步骤s12，在栅极绝缘层内形成导电层，所述导电层填满所述所述栅极绝缘层下部内侧壁对应的沟槽区域，所述栅极绝缘层及所述导电层形成所述埋入式栅极；步骤s13，在栅极绝缘层上形成绝缘补偿层，所述绝缘补偿层覆盖所述栅极绝缘层的上部内侧壁；步骤s14，在所述沟槽内填充介电层，所述介电层至少覆盖所述导电层的顶面及所述绝缘补偿层的内侧壁。

图2a～图2i是图1所示制备方法的工艺流程图。

请参阅步骤s10、图2a及图2b，其中，图2b为沿图2a中a-a线的剖面图；在衬底200上形成沟槽210。

所述衬底200包括但不限于硅晶体或锗晶体、绝缘缘体上硅(silicononinsulator，soi)结构或硅上外延层结构、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟)、合金半导体(例如sige、gaasp、alinas、algaas、gainas、gainp、gainasp或者它们的组合)。

在本具体实施方式中，在步骤s10之前，所述制备方法还包括在所述衬底200上形成浅沟槽隔离结构220的步骤。所述浅沟槽隔离结构220定义出多个有源区230，所述有源区230矩阵分布。所述浅沟槽隔离结构220的形成方法例如是浅沟槽隔离结构(sti)法，具体地说，在衬底200上利用光刻及刻蚀的方式形成凹槽，在所述凹槽中填充绝缘材料而形成所述浅沟槽隔离结构220。所述浅沟槽隔离结构220包括但不限于二氧化硅。在本具体实施方式中，所述浅沟槽隔离结构220的表面与所述衬底200的表面平齐，在本实用新型其他具体实施方式中，所述浅沟槽隔离结构220的表面突出于所述衬底200的表面。

在该步骤s10中，可在衬底200上形成掩膜，利用光刻及刻蚀工艺在衬底200上形成沟槽210。下面列举一在所述衬底200上形成沟槽210的具体实施方式。

请参阅图3a，在所述衬底200上沉积掩膜层300、抗反射层310及光刻胶层320。所述掩膜层300、所述抗反射层310及所述光刻胶层320同时也覆盖所述浅沟槽隔离结构220。进一步，为了控制所述衬底200与所述掩膜层300的刻蚀选择比，所述掩膜层300可包括多层结构，在本具体实施方式中，所述掩膜层300包括第一掩膜层301、第二掩膜层302、第三掩膜层303及第四掩膜层304。优选地，所述第一掩膜层301为氮化硅掩膜层，所述第二掩膜层302为无定型碳掩膜层，所述第三掩膜层303为氮氧化硅掩膜层，所述第四掩膜层304为无定型碳掩膜层。

请参阅图3b，图形化所述光刻胶层320，形成具有图案的光刻胶图案层330，所述抗反射层310部分区域被暴露。在该步骤中，可通过曝光显影工艺形成光刻胶图案层330。所述光刻胶图案层330沿第一方向(如图2a所示的y方向)延伸，并遮挡部分有源区230及部分浅沟槽隔离结构220。

请参阅图3c，形成一掩膜层340，所述掩膜层340覆盖所述光刻胶图案层330及所述抗反射层310。所述掩膜层340包括但不限于氧化物层，例如二氧化硅层。

请参阅图3d，刻蚀所述掩膜层340，保留位于所述光刻胶图案层330两侧的掩膜层，形成间隙壁341，所述间隙壁341并行设置，并沿所述第一方向(如图2a所示的y方向)延伸，并覆盖部分所述有源区230及部分浅沟槽隔离结构220。在该步骤中，可采用干法刻蚀工艺刻蚀所述掩膜层340，以保证形成图形的精度。

请参阅图3e，去除所述光刻胶图案层330，形成独立的间隙壁341。在该步骤中，可通过干法刻蚀或者湿法刻蚀的方法去除所述光刻胶图案层330。

请参阅图3f，以所述间隙壁341为掩膜进行图形转移，去除所述抗反射层310，并图形化所述第四掩膜层304，形成具有图案的第四掩膜层304。

请参阅图3g，在具有图案的第四掩膜层304表面及第三掩膜层303表面覆盖一掩膜层350，所述掩膜层350包括但不限于氧化物，例如，二氧化硅。

请参阅图3h，去除部分所述掩膜层350至暴露出所述第四掩膜层304，并去除所述第四掩膜层，形成过孔351，所述过孔351暴露出所述第三掩膜层303。在该步骤中，可采用化学机械抛光工艺去除部分所述掩膜层350，以暴露出具有图案的所述第四掩膜层304的上表面。去除所述第四掩膜层304的方法可以为化学溶液溶解法，所述第四掩膜层304的材质优选为无定型碳，其更易于被去除。

请参阅图3i，以所述掩膜层350作为掩膜，在所述衬底200中形成沟槽210。在该步骤中，形成沟槽210后去除第一掩膜层301、第二掩膜层302及第三掩膜层303，形成具有沟槽210的衬底200。

本实用新型在所述衬底200中形成沟槽210的方法不限于上述方法，在本实用新型其他具体实施方式中，也可采用其他方法在所述衬底200中形成沟槽210。

请参阅步骤s11及图2c，在沟槽210中形成栅极绝缘层240。所述栅极绝缘层240可以为氧化层，其用于栅极与衬底之间的绝缘。可采用热氧化法形成所述栅极绝缘层240。所述栅极绝缘层240至少覆盖所述沟槽210内侧壁，所述栅极绝缘层240与所述沟槽210的形状相同，例如，所述沟槽210为u形，则所述栅极绝缘层240也为u形。进一步，在本具体实施方式中，所述栅极绝缘层240还向外延伸覆盖所述衬底200的表面及所述浅沟槽隔离结构220的表面。所述栅极绝缘层240的内侧壁由上部内侧壁240a及下部内侧壁240b组成，其中，上部内侧壁240a及下部内侧壁240b的长度比由后续形成的栅极阻挡层的高度决定。

请参阅步骤s12、图2d、图2e及图2f，在栅极绝缘层240内形成导电层250。所述导电层250填满所述所述栅极绝缘层240下部内侧壁对应的沟槽区域，所述栅极绝缘层240及所述导电层250形成所述埋入式栅极。

在本具体实施方式中，所述导电层250包括第一子导电层251及第二子导电层252。则形成所述导电层的方法具体说明如下：

请参阅图2d，在所述栅极绝缘层240上形成第一子导电层251，所述第一子导电层251至少覆盖所述栅极绝缘层240的内侧壁。第一子导电层251的形状与所述栅极绝缘层240的形状相同，例如，所述栅极绝缘层240的形状为u形，则所述第一子导电层251的形状也为u形。所述第一子导电层251可作为阻挡层，其材料包括但不限于金属氮化物，例如是氮化钛或氮化钽。在本具体实施方式中，所述第一子导电层251除覆盖所述栅极绝缘层240的内侧壁外，还覆盖所述栅极绝缘层240的上表面，即所述第一子导电层251覆盖所述栅极绝缘层240的全部表面。

请参阅图2e，在所述第一子导电层251上形成第二子导电层252，所述第二子导电层252至少充满所述沟槽210。所述第二子导电层252的材料包括但不限于金属或金属合金，例如，钨、铝、铜及其合金。在该步骤实施完毕，所述第二子导电层252形成在所述第一子导电层251上，且所述第二子导电层252至少充满所述沟槽210，即所述第二子导电层252填充所述第一子导电层251的内侧壁形成的空隙中。在本具体实施方式中，所述第二子导电层252不仅填充所述第一子导电层251的内侧壁形成的空隙而且还覆盖所述第一子导电层251的上表面。

请参阅图2f，去除部分所述第一子导电层251及部分第二子导电层252，仅保留所述栅极绝缘层240下部内侧壁240a对应区域的第一子导电层251及第二子导电层252。即保留覆盖所述栅极绝缘层240的下部内侧壁240b的导电层250。在该步骤中，所述栅极绝缘层240的上部内侧壁240a处的栅极绝缘层也会被部分去除，使得该区域的栅极绝缘层变薄。

在该步骤中，可采用干法刻蚀的方法去除部分所述第一子导电层251及部分第二子导电层252。进一步，可通过调节等离子体干法刻蚀的选择比而分别刻蚀所述第一子导电层251及第二子导电层252。优选地，在等离子体干法刻蚀中，氯气主要刻蚀第一子导电层251，六氟化硫和四氯化硅主要刻蚀第二子导电层252。

优选地，在该步骤实施完毕，所述第一子导电层251的顶面与所述第二子导电层252顶面平齐，即所述第一子导电层251的顶面与所述第二子导电层252顶面位于同一水平线上。对于所述第二子导电层的顶面高于第一子导电层的顶面的结构而言，例如ω栅极，在第一子导电层低于第二子导电层的部分会被介电层填充，介电层会增加第二子导电层的导通阻值，使得外加的导通电压增大，增大了器件的能耗，而本实用新型所述第一子导电层251的顶面与所述第二子导电层252顶面平齐，没有介电层填充，则栅极的导通阻值没有被增加，进而不会增大器件的能耗。

请参阅步骤s13、图2g及图2h，在栅极绝缘层240上形成绝缘补偿层270，所述绝缘补偿层270覆盖所述栅极绝缘层240的上部内侧壁。所述绝缘补偿层270可与所述栅极绝缘层240为相同材料，例如均为二氧化硅，也可为不同材料。

在实施步骤s12时，位于所述凹槽210内的栅极绝缘层240会被减薄，而过薄的栅极绝缘层240会导致栅极漏电流的产生，使栅极的阈值电压变得较低，降低了器件的稳定性。而在该步骤中，在所述栅极绝缘层240被减薄的上部内侧壁240a处形成所述绝缘补偿层270，所述绝缘补偿层270补偿所述栅极绝缘层240，从而避免栅极漏电流的产生，提高器件的稳定性。

可采用光刻及刻蚀工艺形成所述绝缘补偿层270。举例说明，形成所述绝缘补偿层270的方法的一具体实施方式：

请参阅图2g，采用化学气相沉积等方法形成一绝缘层271，所述绝缘层271至少覆盖所述栅极绝缘层240的上部内侧壁240a、所述导电层250的顶面。在本具体实施方式中，所述绝缘层271还覆盖所述栅极绝缘层240的上表面。

请参阅图2h，去除部分所述绝缘层271，保留覆盖所述栅极绝缘层240上部内侧壁240a的所述绝缘层，形成所述绝缘补偿层270。

请参阅步骤s14及图2i，在所述沟槽210内填充介电层280，至少覆盖所述导电层250的顶面。在本具体实施方式中，所述介电层280不仅覆盖所述导电层250的顶面，还覆盖所述绝缘补偿层270及所述栅极绝缘层240的上表面。所述介电层280包括二氧化硅和高介电常数材料，所述的高介电材料包括：氧化哈(hfo2)，氧化锆(zro2)，氧化钛(tio2)，氧化铝(al2o3)，氧硅化铪(hfsio)，氮氧硅化铪(hfsion)，氧钽化铪(hftao)、氧钛化铪(hftio)、氧锆化铪(hfzro)或上述的组合。

进一步，在形成所述介电层280后，还包括对所述介电层280的上表面进行平坦化处理的步骤，以使所述半导体结构能够作为后续制备动态水随机存储器等器件的基础。所述平坦化处理的方法可以为化学机械研磨。

本实用新型还提供一种采用上述的制备方法制备的半导体结构。所述半导体结构具有埋入式栅极。图4是本实用新型半导体结构的一具体实施方式的剖面图。

请参阅图4，所述半导体结构包括衬底400，所述衬底400具有沟槽410。在本具体实施方式中，所述衬底400内还设置有浅沟槽隔离结构420。所述浅沟槽隔离结构420定义出多个有源区430。所述沟槽410沿第一方向(如图2a所示的y方向)延伸，并跨越多个所述有源区430及浅沟槽隔离结构420。

所述半导体结构还包括埋入式栅极、绝缘补偿层470及介电层480。

所述埋入式栅极包括栅极绝缘层440及导电层450。

所述栅极绝缘层440至少覆盖所述沟槽410的内侧壁。在本具体实施方式中，所述栅极绝缘层440不仅覆盖所述沟槽410的内侧壁，还覆盖所述衬底400的上表面。所述栅极绝缘层440的内侧壁由上部内侧壁440a及下部内侧壁440b组成。所述栅极绝缘层440与所述沟槽410的形状相同，例如所述沟槽410的形状为u形，则所述栅极绝缘层440的形状也为u形。

导电层450填满所述栅极绝缘层440下部内侧壁440a对应的沟槽区域。在本具体实施方式中，所述导电层450包括第一子导电层451及第二子导电层452。所述第一子导电层451覆盖所述栅极绝缘层440的下部内侧壁440b，所述第二子导电层452填满所述栅极绝缘层440的下部内侧壁440b对应的沟槽区域。其中，所述第一子导电层451并未覆盖所述栅极绝缘层440的上部内侧壁440a。所述第一子导电层451的形状与所述栅极绝缘层440的形状相同，例如所述栅极绝缘层440的形状为u形，则所述第一子导电层451的形状也为u形。所述第二子导电层452填充所述第一子导电层451的内侧壁之间的空隙。所述第二子导电层452沿第一方向(如图2a所示的y方向)延伸，并跨越多个所述有源区430及所述浅沟槽隔离结构420。

优选地，所述第二子导电层452的顶面与所述第一子导电层451的顶面平齐，即所述第二子导电层452的顶面与所述第一子导电层451的顶面在同一水平面上。对于第二子导电层的顶面高于第一子导电层的顶面的结构而言，在第一子导电层低于第二子导电层的部分会被介电层填充，介电层会增加第二子导电层的导通阻值，使得外加的导通电压增大，增大了器件的能耗，而本实用新型所述第一子导电层451的顶面与所述第二子导电层452顶面平齐，没有介电层填充，则第二子导电层452的导通阻值没有被增加，进而不会增大器件的能耗。

所述绝缘补偿层470覆盖所述栅极绝缘层440的上部内侧壁440a。在制备所述半导体结构的制程中，所述栅极绝缘层440的上部被减薄，而过薄的栅极绝缘层440会导致栅极漏电流的产生，使栅极的阈值电压变得较低，降低了器件的稳定性。所述绝缘补偿层470覆盖所述栅极绝缘层440的上部内侧壁440a，能够补偿所述栅极绝缘层240被减薄的区域，从而避免栅极漏电流的产生，提高器件的稳定性。

所述介电层480至少覆盖所述第二子导电层452的顶面及所述绝缘补偿层470的内侧壁。在本具体实施方式中，所述介电层480还覆盖所述栅极绝缘层440的上表面。所述介电层480具有平坦的上表面，其有利于后续将所述半导体结构作为动态随机存储器等器件的基础使用。

本实用新型还提供一种动态随机存储器。所述动态随机存储器采用上述的具有埋入式栅极的半导体结构，能够大大减小栅极漏电流的产生，提高器件的稳定性。同时，不会额外增加栅极的导通阻值，降低了器件的能耗。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。