半导体装置及半导体装置的制造方法与流程

本发明涉及半导体装置和半导体装置的制造方法。

背景技术：

以往，在具有pn结的半导体装置中，寻求具有对于在导通或关断动作时可能产生的感性负载或恢复电流而不损伤的耐量(耐电压、耐电流)。

例如，提出了在形成pn结的p型区配置沟槽接触部，而使蓄积于耗尽层内的载流子能够介由沟槽接触部向电极移动(例如，专利文献1和专利文献2)。

图1是示出现有的半导体装置的示例的俯视图，图2是由图1的虚线所示的矩形区域的放大俯视图，图3是图2的a1-a1’线截面图，图4是包含由图2的虚线所示的矩形区域的图3的c1-c1’线部分俯视图。

如图1所示，半导体装置100在俯视时整体上具有矩形的形状。如图2所示，半导体装置100具有：配置有半导体元件的有源区110a、以及缓和在该有源区110a产生的电场的耐压区110b。有源区110a在俯视时具有大致矩形的形状，并配置于半导体装置100的内侧。耐压区110b以包围有源区110a的方式配置于有源区110a的外侧。在有源区110a中的耐压区110b侧的端部，配置有有源终端部110c。

如图3所示，半导体装置100具备n⁺型硅基板111和配置于n⁺型硅基板111上的n^-型漂移层112。在n^-型漂移层112的正面侧，选择性地配置有第一p型区113、第二p型区114、p型基区118和第三p型区127。

p型基区118以在沿着耐压区110b与有源终端部110c之间的边界的方向(y轴方向：参照图2)上延伸的方式配置。在p型基区118的正面侧，配置有n型源极区119。n型源极区119与p型基区118一起以沿y轴方向(参照图2)延伸的方式配置。

第三p型区127沿着耐压区110b的外周配置。另外，半导体装置100具备配置于n^-型漂移层112上的层间绝缘膜122。

在第一p型区113与p型基区118之间的n^-型漂移层112上，以从第一p型区113上横跨到n型源极区119上的方式配置有栅极氧化膜120和栅电极121。在栅电极121上，配置有层间绝缘膜122。

在有源区110a中，源电极123配置于层间绝缘膜122上。在耐压区110b中，作为导电体的栅极流道125与场板126隔开间隔地配置在层间绝缘膜122上。在n⁺型硅基板111下方，配置有漏电极124。栅极流道125与配置于层间绝缘膜122上的栅电极焊盘128电连接。栅电极焊盘128是导电体。

如图3所示，在有源终端部110c的第一p型区113中，第一沟槽接触部115a、第二沟槽接触部115b和第三沟槽接触部115c配置于第一p型区113内。导电体以埋入的方式配置于第一沟槽接触部115a、第二沟槽接触部115b和第三沟槽接触部115c内。

在第一沟槽接触部115a、第二沟槽接触部115b和第三沟槽接触部115c，在从耐压区110b侧朝向有源区110a侧的方向(x轴正向)上隔开间隔地依次配置有沟槽(槽)。在各个沟槽(槽)内埋入有导电体。第一沟槽接触部115a在三个沟槽接触部中配置于最靠近耐压区110b侧(x轴负向侧)的位置。

如图2所示，第一沟槽接触部115a、第二沟槽接触部115b和第三沟槽接触部115c以沿y轴方向连续地延伸的方式配置。

另外，被埋入到第一沟槽接触部115a、第二沟槽接触部115b和第三沟槽接触部115c内的导电体与源电极123一体形成，并与源电极123电连接。

如图3所示，在第一沟槽接触部115a的前端(与源电极123的相反侧一端)，配置有第一p⁺型区117a。同样地，在第二沟槽接触部115b的前端，配置有第二p⁺型区117b，在第三沟槽接触部115c的前端，配置有第三p⁺型区117c。

另外，半导体装置100具备第四沟槽接触部115d。在第四沟槽接触部115d的前端，配置有第四p⁺型区117d。进一步地，半导体装置100具备第五沟槽接触部115e。在第五沟槽接触部115e的前端，配置有第五p⁺型区117e。第一沟槽接触部115a的前端、第二沟槽接触部115b的前端、第三沟槽接触部115c的前端、第四沟槽接触部115d的前端和第五沟槽接触部115e的前端是指各自的沟槽接触部的沟槽(槽)的底部。

在半导体装置100关断时，在包含第一p型区113、第二p型区114、p型基区118和第三p型区127在内的p型区与n^-型漂移层112的pn结形成有耗尽层。

蓄积于耗尽层内的载流子可以介由第一p⁺型区117a～第五p⁺型区117e和第一沟槽接触部115a～第五沟槽接触部115e，而向源电极123或场板126移动。由此，在半导体装置100关断时，寄生双极动作产生的情况得到抑制，因此雪崩击穿的耐量提高。

因感性负载或恢复电流产生的载流子集中于有源区110a中的耐压区110b侧的端部即源终端部110c。

因此，在半导体装置100的有源终端部110c配置有第一沟槽接触部115a～第三沟槽接触部115c，可以向源电极123传导大电流。

现有技术文献

专利文献

专利文献1：日本特开2011-100877号公报

专利文献2：日本特开2012-164854号公报

技术实现要素：

技术问题

另外，在半导体装置100导通时，随着关断时形成的耗尽层的宽度减小，如图4所示，蓄积于有源终端部110c中的正面侧的耗尽层内的载流子介由被埋入到第一沟槽接触部115a～第三沟槽接触部115c内的导电体，而被引入源电极123。同样地，蓄积于背面侧的耗尽层内的载流子被引入漏电极124。

在此，载流子集中并流入位于最靠近耐压区110b侧的第一沟槽接触部115a。第一沟槽接触部115a在有源终端部110c中沿y轴方向连续地延伸并且从源电极123侧朝向漏电极124侧延伸。因此，第一沟槽接触部115a阻止从耐压区110b侧朝向有源区110a侧流来的载流子超越第一沟槽接触部115a而朝向第二沟槽接触部115b和第三沟槽接触部115c移动。

因此，在耗尽层的宽度减小时，蓄积于有源终端部110c中的正面侧的耗尽层内的载流子大部分介由第一沟槽接触部115a而被引入源电极123。因此，因在第一沟槽接触部115a流通大电流而导致发热，从而半导体装置100可能损坏。其结果是，半导体装置100的针对感性负载和恢复电流的耐量可能会变得不足。

在本说明书中，其课题在于，提供一种针对感性负载和恢复电流的耐量高的半导体装置。

技术方案

根据本说明书中公开的半导体装置的一方式，其是具有有源区和配置于该有源区的外侧的耐压区的半导体装置，上述半导体装置具备：第一导电型的第一半导体层，其从有源区一直配置到耐压区；第二导电型的第二半导体区，其选择性地配置于第一半导体层的正面侧；多个第一沟槽接触部，其以沿预定的方向延伸的方式彼此分离地配置在有源区中的耐压区侧的端部的第二半导体区内；第二沟槽接触部，其在有源区中的耐压区侧的端部，以沿预定的方向延伸的方式配置于第二半导体区内，相对于多个第一沟槽接触部位于与耐压区相反的一侧并且与该多个第一沟槽接触部隔开间隔地配置；导电体层，其将多个第一沟槽接触部彼此电连接；以及第二导电型的第一导电连接区，其配置于多个第一沟槽接触部与第二沟槽接触部之间的第二半导体区内，具有比第二半导体区的电阻率低的电阻率，且将多个第一沟槽接触部与第二沟槽接触部电连接。

在该半导体装置中，优选第一导电连接区以遍及将多个第一沟槽接触部和相邻的该第一沟槽接部触彼此之间的部分合并而得的区域的整个长边方向上的部分的方式，配置于多个第一沟槽接触部与第二沟槽接触部之间的第二半导体区内。

另外，在该半导体装置中，优选具备第三沟槽接触部，第三沟槽接触部配置于有源区中的耐压区侧的端部，以沿预定的方向延伸的方式配置于第二半导体区内，并相对于第二沟槽接触部位于与多个第一沟槽接触部相反的一侧且与该第二沟槽接触部隔开间隔地配置，第二沟槽接触部由彼此分离地配置的多个导电体部形成。

另外，在该半导体装置中，优选具备第二导电型的第二导电连接区，第二导电连接区具有比第二半导体区的电阻率低的电阻率，将第二沟槽接触部与第三沟槽接触部电连接，且配置于第二沟槽接触部与第三沟槽接触部之间的第二半导体区内。

另外，在该半导体装置中，优选将多个第一沟槽接触部的各自的长度相加而得的长度相对于将多个第一沟槽接触部和相邻的该第一沟槽接触部彼此之间的部分合并而得的区域的长边方向上的长度的比例处于50％以上且99％以下的范围内。

另外，在该半导体装置中，优选在多个第一沟槽接触部的底部和第二沟槽接触部的底部具备第二导电型的第三半导体区，第三半导体区具有比第二半导体区的电阻率低的电阻率。

特别是，在该半导体装置中，优选在第三沟槽接触部的底部具备第二导电型的第四半导体区，第四半导体区具有比第二半导体区的电阻率低的电阻率。

另外，根据本说明书中公开的半导体装置的制造方法的一方式，其是具有有源区和配置于该有源区的外侧的耐压区的半导体装置的制造方法，包括：第一工序，在具有半导体基板、配置于半导体基板上的第一导电型的第一半导体层、以及选择性地配置于第一半导体层上的第二导电型的第二半导体区的基板结构体中的成为未来的有源区的耐压区侧的端部的第二半导体区中，形成以沿预定的方向延伸的方式彼此分离地配置的多个第一槽、以及相对于多个第一槽位于与耐压区相反的一侧且与该多个第一槽隔开间隔地沿预定的方向延伸的第二槽；第二工序，在多个第一槽与第二槽之间的第二半导体区的正面侧的区域，以从多个第一槽一直到第二槽的方式形成具有比该第二半导体区的电阻率低的电阻率的导电连接区；第三工序，将导电体填充到多个第一槽和第二槽的内部；以及第四工序，形成将被填充到多个第一槽的内部的导电体彼此电连接的导电体层。

技术效果

根据上述本说明书中公开的半导体装置，针对感性负载和恢复电流的耐量得以提高。

另外，根据上述本说明书中公开的半导体装置的制造方法，可得到针对感性负载和恢复电流的耐量高的半导体装置。

附图说明

图1是现有例的半导体装置的俯视图。

图2是由图1的虚线所示的矩形区域的放大俯视图。

图3是图2的a1-a1’线截面图。

图4是包含由图2的虚线所示的矩形区域的图3的c1-c1’线部分俯视图。

图5是本说明书中公开的半导体装置的第一实施方式的俯视图。

图6是由图5的虚线所示的矩形区域的放大俯视图。

图7是图6的a2-a2’线截面图。

图8是包含由图6的虚线所示的矩形区域的图7的c2-c2’线部分俯视图。

图9是图6的b2-b2’线截面图。

图10的(a)是示出第一沟槽接触部区的第一方式的俯视图，图10的(b)是示出第一沟槽接触部区的第二方式的俯视图，图10的(c)是示出第一沟槽接触部区的第三方式的俯视图。

图11是本说明书中公开的半导体装置的第二实施方式的截面图。

图12是本说明书中公开的半导体装置的第三实施方式的截面图。

图13是本说明书中公开的半导体装置的第四实施方式的截面图。

图14是示出本说明书中公开的半导体装置的制造方法的一实施方式的工序(其一)的图。

图15是示出本说明书中公开的半导体装置的制造方法的一实施方式的工序(其二)的图。

图16是示出本说明书中公开的半导体装置的制造方法的一实施方式的工序(其三)的图。

图17是示出本说明书中公开的半导体装置的制造方法的一实施方式的工序(其四)的图。

图18是示出本说明书中公开的半导体装置的制造方法的一实施方式的工序(其五)的图。

图19是示出本说明书中公开的半导体装置的制造方法的一实施方式的工序(其六)的图。

图20是图19的c3-c3’线部分俯视图。

符号说明

10半导体装置

11n⁺型碳化硅基板

12n^-型漂移层

13第一p型区

14第二p型区

15a第一沟槽接触部

15ar第一沟槽接触部区

15b第二沟槽接触部

15br第二沟槽接触部区

15c第三沟槽接触部

15d第四沟槽接触部

15e第五沟槽接触部

15f第六沟槽接触部

16a第一p⁺型导电连接区

16b第二p⁺型导电连接区

17a第一p⁺型区

17b第二p⁺型区

17c第三p⁺型区

17d第四p⁺型区

17e第五p⁺型区

17f第六p⁺型区

18p型基区

19n型源极区

19an型发射区

20栅极氧化膜

21、21a～21d栅电极

22层间绝缘膜

23源电极

23a发射电极

24漏电极

25栅极流道

26场板

27第三p型区

28栅电极焊盘

10a有源区

10b耐压区

10c有源终端部

30n型柱

31p型柱

32p型集电区

33集电电极

40抗蚀膜

41a～41c开口部

50a～50f槽

s基板结构体

具体实施方式

以下，参照附图对本说明书中公开的半导体装置的优选第一实施方式进行说明。但是，本发明的技术范围不限于这些实施方式，权利要求书中记载的发明及其等同物也包含在内。

在本说明书中，标注有n的层或区域中表示电子为多数载流子，标注有p的层或区域中表示空穴为多数载流子。另外，标注于n或p的+表示掺杂浓度比未标注有+的层或区域的掺杂浓度高，标注于n或p的-表示掺杂浓度比未标注有-的层或区域的掺杂浓度低。

图5是本说明书中公开的半导体装置的第一实施方式的俯视图。图6是由图5的虚线所示的矩形区域的放大俯视图。图7是图6的a2-a2’线截面图。图8是包含由图6的虚线所示的矩形区域的图7的c2-c2’线部分俯视图。图9是图6的b2-b2’线部分俯视图。

如图5所示，半导体装置10在俯视时整体上具有矩形的形状。如图6所示，半导体装置10具有：配置有mosfet(metaloxidesemiconductorfieldeffecttransistor：金属氧化物半导体场效应晶体管)等半导体元件的有源区10a、以及缓和在有源区10a产生的电场的耐压区10b。有源区10a在俯视时具有大致矩形的形状，并配置于半导体装置10的内侧。耐压区10b以包围有源区10a的方式配置于有源区10a的外侧。在有源区10a中的耐压区10b侧的端部，配置有有源终端部10c。

如图7所示，半导体装置10具备：第一导电型的n⁺型硅基板11、以及配置于n⁺型硅基板11上的第一导电型的n^-型漂移层12。

n⁺型硅基板11可以是添加有赋予第一导电型的极性的杂质例如磷、砷或锑的单晶硅基板。n^-型漂移层12可以由将以比n⁺型硅基板11低的杂质浓度添加有例如磷、砷或锑的硅的外延层层叠于硅基板上而形成。

在n^-型漂移层12的正面侧，选择性地配置有第二导电型的第一p型区13、第二导电型的第二p型区14、第二导电型的p型基区18和第二导电型的第三p型区27。

在本说明书中，半导体装置10的正面侧是指配置有后述的源电极23的一侧，半导体装置10的背面侧是指配置有后述的漏电极24的一侧。

第一p型区13、第二p型区14、p型基区18和第三p型区27可以由将赋予第二导电型的极性杂质例如硼或铝添加于硅的外延层而形成。添加于外延层是指进行掺杂，也可以例如通过离子注入而注入杂质且通过热处理等进行活化。在半导体装置10中，第一p型区13、第二p型区14、p型基区18和第三p型区27中的杂质浓度可以为相同程度的杂质浓度。

第一p型区13和第二p型区14以从耐压区10b侧横跨到有源终端部10c侧的方式沿着有源区10a的外周配置。第一p型区13与第二p型区14局部重叠。

p型基区18以在俯视时沿y轴方向(参照图6)延伸的方式配置。第三p型区27在俯视时沿着耐压区10b的外周配置。

在p型基区18的正面侧，配置有第一导电型的n型源极区19。n型源极区19与p型基区18一起以在俯视时沿y轴方向(参照图6)延伸的方式配置。

n型源极区19可以由将例如磷或砷以比n⁺型硅基板11低的杂质浓度添加于硅的外延层而形成。

另外，半导体装置10具备配置于n^-型漂移层12上的层间绝缘膜22。作为层间绝缘膜22，可以使用例如氧化硅、psg(添加有磷的氧化硅)、bpsg(添加有磷和硼的氧化硅)等。

在第一p型区13与p型基区18之间的n^-型漂移层12上，以从第一p型区13上横跨到n型源极区19上的方式配置有栅极氧化膜20和栅电极21。在栅电极21上配置有具有电绝缘性的层间绝缘膜22。栅极氧化膜20和栅电极21与p型基区18和n型源极区19一起以在俯视时沿y轴方向(参照图6)延伸的方式配置。作为栅极氧化膜20，可以使用例如氧化硅或氮化硅。

在有源区10a中，源电极23配置于层间绝缘膜22上。作为源电极23，可以使用例如铝或以铝为主要成分的合金。

在耐压区10b中，栅极流道25和场板26在层间绝缘膜22上隔开间隔地配置。作为是导电体的栅极流道25和场板26，可以使用例如铝或以铝为主要成分的合金。

如图5所示，场板26在俯视时沿着半导体装置10的矩形的轮廓而配置。

栅极流道25分别与场板26和源电极23隔开间隔地配置在场板26与源电极23之间。在栅极流道25与场板26之间、以及栅极流道25与源电极23之间，露出有层间绝缘膜22。栅极流道25与配置于层间绝缘膜22上的栅电极焊盘28电连接。另外，栅极流道25在俯视时包围有源区10a的源电极23。源电极23配置于栅极流道25的内侧。作为栅电极焊盘28，可以使用例如铝或以铝为主要成分的合金。

另外，半导体装置10在n⁺型硅基板11的下方具备漏电极24。作为漏电极24，可以使用例如钛、铝或以铝为主要成分的合金、镍、金、银等的导电膜，或者使用它们的层叠膜(例如分别将银、金、镍、钛和铝层叠而成的膜)。

在与上述栅极氧化膜20和栅电极21、p型基区18和n型源极区19延伸的方向(y轴方向：参照图6)垂直的方向(x轴方向)上，在有源区10a中的耐压区10b侧的两端部配置有有源终端部10c。

如图7所示，在有源终端部10c的第一p型区13，多个第一沟槽接触部15a、多个第二沟槽接触部15b、以及第三沟槽接触部15c配置于第一p型区13内。

多个第一沟槽接触部15a、多个第二沟槽接触部15b、以及第三沟槽接触部15c在从耐压区10b侧朝向有源区10a侧的方向(x轴正向：参照图6)上隔开间隔地依次配置。多个第一沟槽接触部15a配置于最靠近耐压区10b侧(x轴负向侧：参照图6)的位置。

如图6所示，多个第一沟槽接触部15a、多个第二沟槽接触部15b、以及第三沟槽接触部15c以在沿着有源区10a与耐压区10b之间的边界的方向(y轴方向)上延伸的方式配置。

在半导体装置10中，第一沟槽接触部15a、第二沟槽接触部15b和第三沟槽接触部15c虽然长度不同但具有相同的截面形状。

如图8所示，多个第一沟槽接触部15a在y轴方向上彼此隔开间隔地配置。多个第一沟槽接触部15a和相邻的第一沟槽接触部15a彼此之间的部分形成第一沟槽接触部区15ar。

多个第一沟槽接触部15a由将例如铝或以铝为主要成分的合金等导电体填充于设置在第一p型区13内的多个槽内而形成。

源电极23的位于多个第一沟槽接触部15a上的部分用作将被填充到设置于多个第一沟槽接触部15a的多个槽内的各个导电体电连接的导电体层。

由于相邻的第一沟槽接触部15a彼此分离，因此从耐压区10b侧向有源区10a侧移动的载流子可以在相邻的第一沟槽接触部15a彼此之间移动。

将多个第一沟槽接触部15a的各自的长度相加而得的总计长度相对于第一沟槽接触部区15ar的y轴方向上的长度的比例优选为50％～99％的范围内。通过使总计长度的比例为50％以上，能够使第一p型区13内的载流子充分地向源电极23移动。另外，通过使总计长度的比例为99％以下，从而不阻碍从耐压区10b侧向有源区10a侧移动的载流子向第二沟槽接触部15b侧移动。

接着，参照图10的(a)～图10的(c)，对第一沟槽接触部区15ar进行说明。

图10的(a)是第一沟槽接触部区15ar的第一方式的俯视图。第一沟槽接触部区15ar优选具有至少两个第一沟槽接触部15a。由此，在两个第一沟槽接触部15a之间确保载流子能够移动的区域。

图10的(b)是第一沟槽接触部区15ar的第二方式的俯视图。多个第一沟槽接触部15a可以在第一沟槽接触部区15ar的长边方向上均匀地配置。在图10的(b)所示的示例中，具有相同尺寸的多个第一沟槽接触部15a以相同的间隔配置。

图10的(c)是第一沟槽接触部区15ar的第三方式的俯视图。多个第一沟槽接触部15a可以分别具有不同的形状或尺寸。另外，多个第一沟槽接触部15a可以在第一沟槽接触部区15ar的长边方向上不均匀地配置。

如图8所示，多个第二沟槽接触部15b在y轴方向上隔开间隔地配置。多个第二沟槽接触部15b和相邻的第二沟槽接触部15b彼此之间的部分形成第二沟槽接触部区15br。

多个第二沟槽接触部15b由在设置于第一p型区13内的多个槽内填充例如铝或以铝为主要成分的合金等导电体而形成。

源电极23的位于第二沟槽接触部15b上的部分用作将被填充到设置于多个第二沟槽接触部15b的多个槽内的各个导电体电连接的导电体层。

由于相邻的第二沟槽接触部15b彼此分离，所以从耐压区10b侧朝向有源区10a侧移动的载流子可以在相邻的第二沟槽接触部15b彼此之间移动。

如图8所示，第一沟槽接触部15a与第二沟槽接触部15b以彼此不同的方式配置。具体而言，优选配置为第一沟槽接触部15a的y轴方向上的位置与第二沟槽接触部15b的y轴方向上的位置不重叠，但也可以有重叠的部位。

由此，从第一沟槽接触部15a侧移动过来的载流子的一部分容易介由第二沟槽接触部15b而向源电极23移动。

将多个第二沟槽接触部15b的各自的长度相加而得的总计长度相对于第二沟槽接触部区15br的y轴方向上的长度的比例优选为25％～50％的范围内。通过使总计长度的比例为25％以上，能够使第一p型区13内的载流子充分地向源电极移动。另外，通过使总计长度的比例为50％以下，从而不阻碍从耐压区10b侧向有源区10a侧移动的载流子向第三沟槽接触部15c侧移动。

第二沟槽接触部15b的宽度、长度或深度可以与第一沟槽接触部15a相同也可以与第一沟槽接触部15a不同。

另外，针对参照图10的(a)～图10的(c)的第一沟槽接触部区15ar的说明适用于第二沟槽接触部区15br。

如图8所示，第三沟槽接触部15c以沿y轴方向连续地延伸的方式配置。由此，穿过相邻的第二沟槽接触部15b之间而向第三沟槽接触部15c侧移动的载流子主要介由第三沟槽接触部15c而向源电极23移动。

第三沟槽接触部15c由将例如铝或以铝为主要成分的合金等导电体填充到设置于第一p型区13内的槽内而形成。

如图7和图8所示，在第一沟槽接触部区15ar与第二沟槽接触部区15br之间的第一p型区13内配置有第一p⁺型导电连接区16a，该第一p⁺型导电连接区16a具有比第一p型区13低的电阻率且将多个第一沟槽接触部15a与多个第二沟槽接触部15b电连接。第一p⁺型导电连接区16a也配置于相邻的第一沟槽接触部15a之间。

第一p⁺型导电连接区16a优选在第一沟槽接触部区15ar与第二沟槽接触部区15br之间配置于与第一沟槽接触部15a错位的部分。由此，可促进从耐压区10b侧流向有源区10a侧的载流子向第二沟槽接触部区15br侧移动。

特别地，第一p⁺型导电连接区16a优选以遍及第一沟槽接触部区15ar的整个长边方向上的部分的方式配置于第一沟槽接触部区15ar与第二沟槽接触部区15br之间的第一p型区13内。

第一p⁺型导电连接区16a的深度优选比第一沟槽接触部15a的深度和第二沟槽接触部15b的深度浅。

第一p⁺型导电连接区16a可以由将例如硼或铝以比第一p型区13高的杂质浓度添加到硅的外延层而形成。

第一p⁺导电连接区16a的表面电阻优选比第一p型区13小两个数量级以上。例如，如果将第一p型区13的杂质浓度设为5×10¹⁵～1×10¹⁷cm^-3，则第一p⁺导电连接区16a的杂质浓度可以设为1×10¹⁸～1×10²⁰cm^-3。

同样地，在第二沟槽接触部区15br与第三沟槽接触部15c之间的第一p型区13内，配置有第二p⁺导电连接区16b，该第二p⁺导电连接区16b具有比第一p型区13低的电阻率，且将多个第二沟槽接触部15b与第三沟槽接触部15c电连接。第二p⁺型导电连接区16b也配置在相邻的第二沟槽接触部15b之间。

第一p⁺型导电连接区16a的杂质浓度与第二p⁺导电连接区16b的杂质浓度可以相同，也可以不同。例如，可以将第一p⁺型导电连接区16a的杂质浓度设置得比第二p⁺型导电连接区16b的杂质浓度高，而促进第一沟槽接触部15a与第二沟槽接触部15b之间的载流子的移动。

另外，第一p⁺型导电连接区16a的深度与第二p⁺导电连接区16b的深度可以相同，也可以不同。例如，可以将第一p⁺型导电连接区16a的深度设置得比第二p⁺型导电连接区16b的深度深，而促进第一沟槽接触部15a与第二沟槽接触部15b之间的载流子的移动。

另外，对上述第一p⁺型导电连接区16a的说明也适用于第二p⁺型导电连接区16b。在半导体装置10中，第一p⁺型导电连接区16a和第二p⁺型导电连接区16b形成为一体。

在第一沟槽接触部15a的前端(背面侧的一端)配置有第二导电型的第一p⁺型区17a。同样地，在第二沟槽接触部15b的前端配置有第二导电型的第二p⁺型区17b，在第三沟槽接触部15c的前端配置有第二导电型的第三p⁺型区17c。第一沟槽接触部15a的前端是指沟槽接触部的沟槽(槽)的底部。

第一p⁺型区17a、第二p⁺型区17b和第三p⁺型区17c可以由将例如硼或铝以比第一p型区13高的杂质浓度添加到硅的外延层而形成。另外，第一p⁺型区17a、第二p⁺型区17b和第三p⁺型区17c的杂质浓度可以与第一p⁺型导电连接区16a和第二p⁺型导电连接区16b的杂质浓度相同。

第一p⁺型区17a降低第一p型区13与第一沟槽接触部15a之间的电阻。同样地，第二p⁺型区17b降低第一p型区13与第二沟槽接触部15b之间的电阻，第三p⁺型区17c降低第一p型区13与第三沟槽接触部15c之间的电阻。

另外，半导体装置10具备以沿y轴方向(参照图6)连续地延伸的方式配置的第四沟槽接触部15d。第四沟槽接触部15d以贯穿n型源极区19的中央而达到p型基区18的方式配置。在第四沟槽接触部15d的前端配置有第四p⁺型区17d。第四沟槽接触部15d的前端是指沟槽接触部的沟槽(槽)的底部，在沟槽(槽)内埋入有导电体。被埋入到第四沟槽接触部15d的沟槽(槽)内的导电体与源电极23形成一体，并与源电极23电连接。

n型源极区19介由设置于第四沟槽接触部15d的沟槽(槽)内的导电体而与源电极23电连接。

第四p⁺型区17d可以由将例如硼或铝以比p型基区18高的杂质浓度添加到硅的外延层而形成。第四p⁺型区17d降低p型基区18与第四沟槽接触部15d之间的电阻。

另外，如图9所示，在半导体装置10的耐压区10b，配置有将栅极流道25与栅电极21电连接的第五沟槽接触部15e。在第五沟槽接触部15e的前端配置有第五p⁺型区17e。第五沟槽接触部15e的前端是指沟槽接触部的沟槽(槽)的底部，在沟槽(槽)内埋入有导电体。

第五p⁺型区17e可以由将例如硼或铝以比第二p型区14高的杂质浓度添加到硅的外延层而形成。第五p⁺型区17e降低第二p型区14与第五沟槽接触部15e之间的电阻。第一p型区13的宽度狭窄，以不与第五p⁺型区17e重叠。

进一步地，如图7所示，在半导体装置10的耐压区10b，配置有以沿y轴方向(参照图6)连续地延伸的方式配置的第六沟槽接触部15f。第六沟槽接触部15f与场板26形成一体，并与场板26电连接。

在第六沟槽接触部15f的前端配置有第六p⁺型区17f。第六沟槽接触部15f的前端是指沟槽接触部的沟槽(槽)的底部，在沟槽(槽)内埋入有导电体。第六p⁺型区17f可以由将例如硼或铝以比第三p型区27高的杂质浓度添加到硅的外延层而形成。第六p⁺型区17f降低第三p型区27与第六沟槽接触部15f之间的电阻。

n⁺型硅基板11和n^-型漂移层12、p型基区18、n型源极区19、以及栅极氧化膜20和栅电极21形成沿y轴方向延伸的mosfet。

在有源区10a，上述mosfet沿x轴方向周期性地配置。有源终端部10c在有源区10a内位于在x轴方向上周期性地配置有多个mosfet的元件区与耐压区10b之间。

在半导体装置10动作时，介由栅极流道25和第五沟槽接触部15e而对栅电极21施加栅极电压。另外，介由源电极23和第四沟槽接触部15d而对n型源极区19施加源极电压。进一步地，介由漏电极24而对n⁺硅基板11施加漏极电压。mosfet的导通和关断动作通过对栅电极21施加栅极电压来控制。

可以介由场板26和第六沟槽接触部15f而对第三p型区27施加与例如漏极电压相同的电压。

在半导体装置10中，半导体元件导通时或关断时在有源区10a的最外周部容易产生高电场。耐压区10b缓和在有源区10a的最外周部产生的电场。另外，有源终端部10c也用作缓和所产生的电场。

耐压区10b的栅极流道25与有源区10a的源电极23分离地配置。耐压区10b的栅极流道25和场板26与源电极23电绝缘。来自配置于半导体装置10的正面侧的源电极23和栅电极21的电压(对半导体元件的动作进行控制的电压)未直接施加到耐压区10b中的n^-型漂移层12、第三p型区27。

在半导体装置100关断时，可以在包括第一p型区13、第二p型区14、p型基区118和第三p型区27在内的p型区与n^-型漂移层12之间的pn结区形成耗尽层。

蓄积于耗尽层内的载流子可以介由第一p⁺型区17a～第六p⁺型区17f和第一沟槽接触部15a～第六沟槽接触部15f而向源电极23或场板26移动。由此，在半导体装置10关断时，寄生双极动作产生得到抑制，因此雪崩击穿的耐量得以提高。

在此，由感性负载或恢复电流产生的载流子集中于有源区10a中的作为耐压区10b侧的端部的有源终端部10c。

因此，在半导体装置10的有源终端部10c配置有多个第一沟槽接触部15a、多个第二沟槽接触部15b和第三沟槽接触部15c，可以将大电流向源电极23传导。

进一步来说，在半导体装置10的动作导通时，随着在关断时形成的耗尽层的宽度减小，如图8所示，蓄积于有源终端部10c中的正面侧的耗尽层内的载流子介由第一沟槽接触部15a～第三沟槽接触部15c而被引入源电极23。同样地，蓄积于背面侧的耗尽层内的载流子被引入漏电极24引入。

在半导体装置10中，位于最靠近耐压区10b侧的第一沟槽接触部区15ar具有彼此分离地配置的多个第一沟槽接触部15a，因此容易使从耐压区10b侧流向有源区10a侧的载流子向第二沟槽接触部区15br侧移动。另外，第二沟槽接触部区15br也具有彼此分离地配置的多个第二沟槽接触部15b，因此容易使从第一沟槽接触部15a侧流过来的载流子向第三沟槽接触部15c侧移动。从耐压区10b侧流向有源区10a侧的载流子介由多个第一沟槽接触部15a、多个第二沟槽接触部15b和第三沟槽接触部15c而向源电极23移动。

由此，从耐压区10b侧流向有源区10a侧的载流子不向第一沟槽接触部15a或第二沟槽接触部15b集中，因此可防止第一沟槽接触部15a或第二沟槽接触部15b加热。

根据上述本实施方式的半导体装置，从耐压区10b侧流向有源区10a侧的载流子向第一沟槽接触部15a或第二沟槽接触部15b集中的情况得到抑制，因此针对感性负载和恢复电流的耐量得以提高。

应予说明，在上述第一实施方式中，在有源终端部10c中，第一p⁺型导电连接区16a配置于第一沟槽接触部15a与第二沟槽接触部15b之间，且第二p⁺型导电连接区16b配置于第二沟槽接触部15b与第三沟槽接触部15c之间，但也可以不配置该第二p⁺型导电连接区16b。

接着，以下一边参照图11～图13一边对上述半导体装置的其他实施方式进行说明。对其他实施方式而言，没有特别说明之处可适当使用与上述第一实施方式相关地详述的说明。另外，对相同的构成要素标注相同的符号。

图11是本说明书中公开的半导体装置的第二实施方式的截面图。图11是与上述第一实施方式的图7对应的截面图。

与上述第一实施方式的不同之处在于，本实施方式的半导体装置具有沟槽型栅电极21a。栅电极21a以贯穿p型基区18而延伸到n^-型漂移层12的方式配置。栅极氧化膜20a以覆盖栅电极21a的侧面和底面的方式配置。

另外，在有源终端部10c，多个第一沟槽接触部15a和第三沟槽接触部15c配置于第二p型区14内。应予说明，在有源终端部10c，也可以与上述第一实施方式同样地设置多个第二沟槽接触部15b。

第一p型区13以在第二p型区14内包括多个第一沟槽接触部15a和第一p⁺型区17a的方式配置。

p型基区18包括第三沟槽接触部15c和第三p⁺型区17c且以一部分与第二p型区14重叠的方式向耐压区10b侧延伸。应予说明，在具备沟槽型栅电极21a的情况下，在层间绝缘膜22的处于第一沟槽接触部15a的耐压区10b侧的下部，配置有栅电极21(具有栅极电位的多晶硅)和栅极绝缘膜20。栅电极21与沟槽型栅电极21a同时形成。沟槽型栅电极21a与栅电极21电连接(未图示)。另外，栅电极21与栅极流道25电连接(未图示)。

与上述第一实施方式同样地，多个第一沟槽接触部15a以沿y轴方向延伸的方式彼此分离地配置。

与上述第一实施方式同样地，第三沟槽接触部15c以沿y轴方向(参照图6)连续地延伸的方式配置。

在多个第一沟槽接触部15a与第三沟槽接触部15c之间的第二p型区14内配置有p⁺型导电连接区16c，该p⁺型导电连接区16c具有比第二p型区14低的电阻率且将多个第一沟槽接触部15a与第三沟槽接触部15c电连接。

p⁺型导电连接区16c可以由将例如硼或铝以比第二p型区14高的杂质浓度添加到硅的外延层而形成。

根据上述本实施方式的半导体装置，可获得与上述第一实施方式相同的效果。

图12是本说明书中公开的半导体装置的第三实施方式的截面图。

图12是与上述第一实施方式的图7对应的截面图。

与上述第一实施方式的不同之处在于，在本实施方式的半导体装置10的有源终端部10c，多个第一沟槽接触部15a和第三沟槽接触部15c配置于第一p型区13内，且不配置第二沟槽接触部。另外，与上述第一实施方式的不同之处在于，在n^-型漂移层12具有由第一导电型的n型柱30和第二导电型的p型柱31沿x轴方向交替地重复配置而成的并列pn结构。

在多个第一沟槽接触部15a与第三沟槽接触部15c之间的第二p型区14内配置有p⁺型导电连接区16d，该p⁺型导电连接区16d具有比第二p型区14低的电阻率且将第一沟槽接触部15a与第三沟槽接触部15c电连接。应予说明，在有源终端部10c，也可以与上述第一实施方式同样地设置多个第二沟槽接触部15b。

p⁺型导电连接区16d可以由将例如硼或铝以比第一p型区13高的杂质浓度添加到硅的外延层而形成。

n型柱30和p型柱31以从半导体装置10的背面侧向正面侧延伸的方式配置。

另外，n型柱30和p型柱31以沿y轴方向(参照图6)延伸的方式配置。

n型柱30优选配置于栅电极21下方。另外，p型柱31优选配置于p型基区18下方。

n型柱30可以由将例如磷或砷以比n^-型漂移层12高的杂质浓度添加到硅的外延层而形成。

p型柱31可以由将例如硼或铝以与n型柱30相同程度的杂质浓度添加到硅的外延层而形成。

在半导体装置10关断时，耗尽层从并列pn结构内的各柱间的pn结扩展时，并列pn结构的各柱内在低电压下完全耗尽，因此半导体装置10可获得低导通电阻和高耐压化。

另外，根据上述本实施方式的半导体装置，可获得与上述第一实施方式相同的效果。

图13是本说明书中公开的半导体装置的第四实施方式的截面图。图13是与上述第一实施方式的图7对应的截面图。

本实施方式的半导体装置10具有作为半导体元件的igbt(insulatedgatebipolartransistor：绝缘栅双极型晶体管)。

第二导电型的p型集电区32和n^-型漂移层12、p型基区18、n型发射区19a、以及栅极氧化膜20a和栅电极21a形成沿y轴方向(参照图6)延伸的igbt。p型集电区32可以由以n^-型漂移层12作为硅基板，将赋予第二导电型的极性的杂质例如硼或铝添加到硅的外延层而形成。或者，p型集电区32可以作为硅基板而将添加有例如磷或砷的硅的外延层层叠于硅基板上而形成n^-型漂移层12。

电压从发射电极23a介由第四沟槽接触部15d而施加到n型发射区19a。

电压从集电电极33施加于p型集电区32。半导体装置10的其他构成与上述第二实施方式相同。应予说明，在具备沟槽型栅电极21a的情况下，在层间绝缘膜22的处于第一沟槽接触部15a的耐压区10b侧的下部配置有栅电极21(具有栅极电位的多晶硅)和栅极绝缘膜20。栅电极21与沟槽型栅电极21a同时形成。沟槽型栅电极21a与栅电极21电连接(未图示)。另外，栅电极21与栅极流道25电连接(未图示)。

根据上述本实施方式的半导体装置，可获得与上述第一实施方式相同的效果。

接着，以下一边参照图14～图20一边对本说明书中公开的半导体装置的制造方法的优选一实施方式进行说明。

对利用本实施方式的半导体装置的制造方法形成上述第一实施方式的半导体装置的主要部分进行说明。

首先，如图14所示，准备具有n⁺型硅基板11和配置于n⁺型硅基板11上的n^-型漂移层12的基板结构体s。在图中，在基板结构体s成为半导体装置的未来的情况下，对成为有源区10a、耐压区10b和有源终端部10c的区域进行图示。在以下的说明中，表示基板结构体s的区域时，为方便起见，使用有源区10a、耐压区10b或有源终端部10c这样的表达。

接着，如图15所示，以从耐压区10b横跨到有源区10a的方式在n^-型漂移层12的正面侧选择性地形成第二p型区14。第二p型区14可以由以离子方式将例如硼或铝等赋予第二导电型的极性的杂质从n^-型漂移层12的正面注入到预定的深度，并进行热处理而形成。

然后，在基板结构体s中的n^-型漂移层12上，形成栅极氧化膜20l和栅电极层21l。

接着，如图16所示，利用光刻技术，使栅极氧化膜20l和栅电极层21l图案化，形成各个栅电极21a、21b、21c、21d。在各个栅电极21a、21b、21c、21d与n^-型漂移层12之间，残留有栅极氧化膜20。

接着，如图17所示，第一p型区13、p型基区18和第三p型区27选择性地形成于n^-型漂移层12的正面侧。第一p型区13、p型基区18和第三p型区27可以由以离子方式将例如硼或铝等赋予第二导电型的极性的杂质从n^-型漂移层12的正面注入到预定的深度并进行热处理而形成。在图17中，第一p型区13的背面侧呈直线的形状，但在栅电极21a、21b的下方，杂质的注入量变少，因此存在比未被栅电极21a、21b覆盖的部位浅的情况。

然后，n型源极区19选择性地形成于n^-型漂移层12的正面侧。n型源极区19由以离子方式将例如磷或砷等赋予第一导电型的极性的杂质从n^-型漂移层12的正面注入到预定的深度并进行热处理而形成。

接着，如图18所示，在n^-型漂移层12上形成层间绝缘膜22。然后，在层间绝缘膜22上形成抗蚀膜40。抗蚀膜40具有开口部41a、41b、41c。从开口部41a、41b、41c露出层间绝缘膜22。

接着，如图19所示，利用干式蚀刻技术，将从开口部41a露出的层间绝缘膜22进行蚀刻后，进一步蚀刻第三p型区27而形成槽50f。同样地，将从开口部41b露出的层间绝缘膜22进行蚀刻后，进一步将未被栅电极21a、21b和栅极氧化膜20覆盖的第一p型区13进行蚀刻，而形成槽50a、50b、50c。同样地，将从开口部41c露出的层间绝缘膜22进行蚀刻后，进一步蚀刻n型源极区19和p型基区18，而形成槽50d。然后，除去残留于层间绝缘膜22上的抗蚀膜40。

栅电极21a、21b和栅极氧化膜20在形成槽50a、50b、50c时用作掩模，因此防止位于栅电极21a、21b和栅极氧化膜20下方的第一p型区13被蚀刻。

在图19中，在形成了槽50a、50b、50c时，位于栅电极21a、21b下方的栅极氧化膜20残留，但也可以通过蚀刻去除栅极氧化膜20。

图20是图19的c3-c3’线部分俯视图。在有源终端部10c形成有以沿y轴方向(参照图6)延伸的方式彼此分离地配置的多个槽50a、以及相对于多个槽50a位于与耐压区10b相反的一侧且与多个槽50a隔开间隔地沿y轴方向延伸的多个槽50b。

另外，在有源终端部10c形成有槽50c，槽50c相对于多个槽50b位于与耐压区10b相反的一侧，并且与多个槽50b隔开间隔地沿y轴方向延伸。

进一步地，在有源区10a形成有沿y轴方向连续地延伸的槽50d，在耐压区10b形成有沿y轴方向连续地延伸的槽50f。

接着，如图7所示，形成第一p⁺型区17a～第六p⁺型区17f、第一p⁺型导电连接区16a和第二p⁺型导电连接区16b。第一p⁺型区17a～第三p⁺型区17c可以由以离子方式将例如硼或铝等赋予第二导电型的极性的杂质从槽50a～50c的底面注入到预定的深度并进行热处理而形成。第一p⁺型导电连接区16a可以与第一p⁺型区17a～第三p⁺型区17c一起由以离子方式将例如硼或铝等赋予第二导电型的极性的杂质以从多个槽50a一直到多个槽50b的方式从第一p型区13的正面注入到预定的深度并进行热处理而形成。第二p⁺型导电连接区16b可以与第一p⁺型导电连接区16a一起由以离子方式将例如硼或铝等赋予第二导电型的极性的杂质以从多个槽50b一直到槽50c的方式从第一p型区13的正面注入到预定的深度并进行热处理而形成。

第四p⁺型区17d可以由以离子方式将例如硼或铝等赋予第二导电型的极性的杂质从槽50d的底面注入到预定的深度并进行热处理而形成。第六p⁺型区17f可以由以离子方式将例如硼或铝等赋予第二导电型的极性的杂质从槽50f的底面注入到预定的深度并进行热处理而形成。应予说明，虽然未图示，但也同样地形成第五p⁺型区17e。

在本实施方式中，第一p⁺型区17a～第六p⁺型区17f、第一p⁺型导电连接区16a和第二p⁺型导电连接区16b同时形成。

然后，将导电体填充于多个槽50a而形成多个第一沟槽接触部15a，将导电体填充于多个槽50b而形成多个第二沟槽接触部15b。同样地，将导电体填充于槽50c、槽50d和槽50f的内部，而形成第三沟槽接触部15c～第六沟槽接触部15f。第一沟槽接触部15a～第六沟槽接触部15f由利用溅射法将例如铝或以铝为主要成分的合金等填充于槽内而形成。

应予说明，也可以在多个槽50a、多个槽50b、槽50c、槽50d和槽50f的内部形成了势垒金属层之后，将钨等插塞金属填充到多个槽50a、多个槽50b、槽50c、槽50d和槽50f的内部，而形成第一沟槽接触部15a～第六沟槽接触部15f。由此，能够将导电体也以不产生间隙的方式填充到长宽比高的槽的内部。

然后，在有源区10a形成源电极23，在耐压区10b形成栅极流道25和场板26。

源电极23以将多个第一沟槽接触部15a彼此和多个第二沟槽接触部15b彼此电连接的方式形成于多个第一沟槽接触部15a和多个第二沟槽接触部15b上。另外，源电极23以与第三沟槽接触部15c和第四沟槽接触部15d电连接的方式形成于第三沟槽接触部15c和第四沟槽接触部15d上。应予说明，源电极23也可以与第一沟槽接触部15a～第四沟槽接触部15d同时形成。

栅极流道25以与第五沟槽接触部15e电连接的方式形成于第五沟槽接触部15e上。应予说明，栅极流道25也可以与第五沟槽接触部15e同时形成。

场板26以与第六沟槽接触部15f电连接的方式形成于第六沟槽接触部15f上。应予说明，场板26也可以与第六沟槽接触部15f同时形成。

然后，漏电极24形成于n⁺型硅基板11的背面上，而得到半导体装置10。

在本发明中，上述实施方式的半导体装置和半导体装置的制造方法只要不脱离本发明的主旨，就可以进行各种适当改变。另外，一实施方式所具有的构成要件也能够适当应用于其他实施方式。

例如，在上述半导体装置的实施方式中，在有源终端部配置有两个或三个沟槽接触部，但沟槽接触部的数量不限于此。在有源终端部也可以配置有四个以上的沟槽接触部。

另外，在上述半导体装置的实施方式中，半导体装置具有硅的基板或外延层，但半导体装置也可以具有碳化硅的基板或外延层，或者具有化合物半导体的基板或外延层。

在上述半导体装置的制造方法的实施方式中，将栅电极和栅极氧化膜作为掩模，通过蚀刻来形成槽，但也可以使用不同于栅电极和栅极氧化膜的掩模来形成槽。