半导体器件及半导体器件的形成方法与流程

1.本发明涉及半导体生产加工领域，具体涉及一种半导体器件及半导体器件的形成方法。


背景技术：

2.随着科技的发展，在半导体生产领域，对半导体器件的尺寸和生产良率要求越加严格，比如在存储器领域，存储器芯片的单位面积的集成密度变高，要求尺寸越小越好，然而在现有技术中，存储器芯片的尺寸总是难以缩小，在生产存储器芯片的过程中，存储器芯片的生产良率也难以提升。
3.亟需提出一种能够减小存储器芯片尺寸、提升存储器芯片生产良率的方案。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及半导体器件的形成方法，能够减小存储器芯片尺寸、提升存储器芯片生产良率。
5.为了解决上述技术问题，以下提供了一种半导体器件，包括：衬底；电容柱，所述电容柱从所述衬底上表面沿垂直所述衬底上表面的方向向上延伸，所述电容柱包括：至少三个竖向放置的电极层，构成所述电容柱的侧壁，且相邻两电极层之间夹设有一电介质层；至少两层支撑层，形成于所述电容柱内部，与所述电容柱的侧壁相接触，用于支撑所述侧壁，且相邻两支撑层之间以空槽隔开。
6.可选的，所述电容柱的截面尺寸沿垂直所述衬底上表面的方向向上逐渐缩小，所述截面平行于所述衬底上表面。
7.可选的，所述电极层包括氮化钛、硅化钛、硅化镍、硅氮化钛中的至少一种，所述衬底内设置有电容接触点，所述电容柱形成在所述电容接触点上方，且至少有一电极层与所述电容接触点接触。
8.可选的，所述电容柱的数目至少为两个，且相邻两电容柱之间形成有上电极层，所述上电极层覆盖所述电容柱的上表面。
9.为了解决上述技术问题，以下还提供了半导体器件的形成方法，包括以下步骤：提供一衬底，所述衬底内包含依次堆叠的至少两个牺牲层，以及至少两个支撑层；在所述衬底上表面形成孔洞，所述孔洞沿垂直所述衬底表面的方向向下延伸；在所述孔洞的侧壁形成至少三个竖向放置的电极层，并且在相邻两电极层之间形成一电介质层；去除所述牺牲层。
10.可选的，所述孔洞的截面尺寸沿垂直所述衬底上表面的方向从上到下依次减小，所述截面平行于所述衬底上表面。
11.可选的，所述电极层包括第一电极层，由化学气相沉积、物理气相沉积以及原子层沉积中的至少一种方式形成，且形成于所述孔洞侧壁表面、孔洞底面，以及相邻两孔洞之间的衬底上表面，在形成所述第一电极层后，位于所述孔洞的底面，以及相邻两孔洞之间的衬底上表面的所述第一电极层被去除。
12.可选的，所述电介质层包括第一电介质层，所述第一电介质层形成于所述第一电极层侧壁表面、孔洞底面，以及相邻两孔洞之间的衬底上表面，在形成所述第一电介质层后，位于所述孔洞的底面，以及相邻两孔洞之间的衬底上表面的所述第一电介质层被去除。
13.可选的，所述衬底内包括电容接触点，所述孔洞位于所述电容接触点上方，所述衬底内还包括一介电层，用于隔开所述孔洞与所述电容接触点，在去除位于所述孔洞的底面，以及相邻两孔洞之间的衬底上表面的所述第一电介质层时，还包括以下步骤：去除所述孔洞与电容接触点之间的介电层，使所述电容接触点外露。
14.可选的，所述电极层还包括第二电极层，形成于所述电容接触点的外露的上表面，所述第一电介质层表面和相邻两孔洞之间的衬底上表面。
15.可选的，所述电介质层包括第二电介质层，形成于所述第二电极层表面，以及相邻两孔洞之间的衬底上表面。
16.可选的，所述电极层还包括第三电极层，覆盖所述第二电介质层上表面。
17.可选的，采用湿法刻蚀去除所述牺牲层，且在去除所述牺牲层后，在所述孔洞内填充上电极层，直至覆盖相邻两孔洞之间的衬底上表面。
18.可选的，所述电极层包括氮化钛、硅化钛、硅化镍、硅氮化钛中的至少一种
19.本发明的半导体器件及半导体器件的形成方法，在电容柱的侧壁上形成至少三个竖向放置的电极层，并且在相邻两电极层之间形成一电介质层，在电容柱的侧壁上形成双面或多面电容，使得最终形成的双面或多面电容是形成在电容柱的侧壁上的，双面或多面电容的电极层之间具有更大的有效面积，因此可以在所述电容柱高度较低的情况下，实现较大的电容值，减小了实现较大电容值时对电容柱高度的要求。并且，在制备这种竖向的双面或多面电容的过程中，先形成较为稳固的双面或多面电容结构，再对需要去除的牺牲层进行去除，这能够有效防止在形成双面或多面电容的过程中，电容柱发生坍塌，因而也提升了所述半导体器件的生产良率。
附图说明
20.图1a至图1j为本发明的一种具体实施方式中使用所述半导体器件的形成方法时各个步骤对应的半导体器件结构示意图。
21.图1k为本发明的一种具体实施方式中使用所述半导体器件的形成方法形成的半导体器件的结构示意图。
22.图2为本发明的一种具体实施方式中的半导体器件的俯视示意图。
23.图3为本发明的一种具体实施方式中的半导体器件的形成方法的步骤流程示意图。
具体实施方式
24.研究发现，存储器芯片的尺寸总是难以缩小的原因在于，存储器芯片中电容柱的高度难以忽略。电容柱的尺寸与存储器芯片的尺寸有较大关联，一般而言，为了保证电容柱中的电容结构具有足够的电容值，电容柱的高度都被设置成足够大，这直接导致存储器的尺寸受电容柱提供的电容值的限制，无法随意改变。
25.存储器芯片的生产良率难以提升的原因在于，现有技术中在电容柱的侧壁和顶面
均实现一层电容，在支撑层的上下表面各实现一层电容，这使得在生产该种结构的电容柱时，必须在形成完整的电容结构之前，就将支撑层上下表面的牺牲层去除，这使得电容柱在生产过程中结构脆弱，容易碎裂，造成存储器的生产良率的下降。
26.以下结合附图和具体实施方式对本发明提出的一种半导体结构及其形成方法作进一步详细说明。
27.请参与图1k及图2，其中图1k为本发明的一种具体实施方式中使用所述半导体器件的形成方法形成的半导体器件的结构示意图，图2为本发明的一种具体实施方式中的半导体器件的俯视示意图。
28.在图1k所示的具体实施方式中，提供了一种半导体器件，包括：衬底；电容柱110，所述电容柱110从所述衬底上表面沿垂直所述衬底上表面的方向向上延伸，所述电容柱110包括：至少三个竖向放置的电极层101，构成所述电容柱110的侧壁，且相邻两电极层101之间夹设有一电介质层102；至少两层支撑层103，形成于所述电容柱110内部，与所述电容柱110的侧壁相接触，用于支撑所述侧壁，且相邻两支撑层103之间以空槽108隔开。
29.在该具体实施方式中，所述半导体器件设置至少三个竖向放置的电极层101，构成所述电容柱110的侧壁，在电容柱110的侧壁上形成双面或多面电容，使得最终形成的双面或多面电容具有更大的有效面积。当在所述电容柱110的侧壁形成多面电容时，可以形成四层电极层101、三层电介质层102的三面电容结构，或五层电极层101、四层介质层102的四面电容结构。这样，可以在所述电容柱110具有较矮的高度的情况下，实现较大的电容值，减小了要实现较大电容值时对电容柱110高度的要求。
30.并且，使用所述的半导体器件，可以在生产过程中，在形成了双面或多面电容结构后，再对生产过程中需要去除的牺牲层106进行去除，防止在形成双面或多面电容的过程中所述电容柱110发生坍塌，因而也提升了所述半导体器件的生产良率。
31.在一种具体实施方式中，所述电容柱110的截面尺寸沿垂直所述衬底上表面的方向向上逐渐缩小，所述截面平行于所述衬底上表面，由于所述电容柱110的截面尺寸沿垂直所述衬底上表面的方向向上逐渐缩小，所述电容注110的底面具有最大的界面尺寸，因此所述电容柱110结构稳定。
32.在一种具体实施方式中，相邻两电极层101之间夹设的还可以是由多层子介电层构成的电介质层102，各层子介电层可以是介电常数不同的材料。例如，所述电介质层102包括第一子介电层和第二子介电层，其中第一子介电层更靠近所述支撑层103，为氧化锆层，所述第二子介电层覆盖在所述第一子介电层的外表面，为氧化铪层。在实际的使用中，可根据需要设置所述电介质层102的子介电层构成，包括所述子介电层的具体材料构成，以及所述子介电层的层数。
33.在一种具体实施方式中，所述电容柱110的高度在0.1至1.8微米。实际上，可以根据需要设置所述电容柱110的高度。电容柱110的高度越高，电容值越大。
34.在一种具体实施方式中，所述支撑层103的材料包括氮化硅、氮氧化硅、氧化铝中的至少一种，并且支撑层103的厚度可以选择4nm到500nm之间。
35.在一种具体实施方式中，所述电介质层102的介电常数至少为7。在一些具体实施方式中，所述电介质层102的介电常数至少在7.5以上。在一些具体实施方式中，可以选用氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝等中的至少一种作为电介质层102的材料。
实际上，不管是电介质层102的介电常数，或是电介质层102的具体材料，以及电介质层102的厚度，都可以根据需要进行选择。
36.在一种具体实施方式中，所述电介质层102由原子层沉积的方法形成。原子层沉积是最有可能制备高质量的高介电常数的电介质层102的方法，能够进行自限制生长，并且能够精确的控制生成的电介质层102的厚度和化学组分，使得生成的电介质层102具有良好的均匀性和保行性。实际上，在形成所述电介质层102时，还可以采用化学气相沉积，物理气相沉积等方法，可根据实际需要进行选择。
37.在一种具体实施方式中，所述电介质层102的厚度约为3nm到500nm。越厚的电介质层102对应着该电介质层102以及电介质层102两侧的电极层101所构成的电容结构的容值越大，因此实际上，可以根据需要选择电介质层102的厚度，兼顾对电容值的要求，以及对该半导体器件的尺寸的要求。
38.在一种具体实施方式中，所述电极层101包括氮化钛、硅化钛、硅化镍、硅氮化钛中的至少一种，所述衬底内设置有电容接触点105，所述电容柱110形成在所述电容接触点105上方，且至少有一电极层101与所述电容接触点105接触。
39.在一种具体实施方式中，所述电容柱110的数目至少为两个，且相邻两电容柱110之间形成有上电极层109，所述上电极层109覆盖所述电容柱110的上表面。在一种具体实施方式中，所述上电极包括钨、钛、镍、铝、铂、氮化钛、n型多晶硅、p型多晶硅中的至少一种。
40.请参阅图1a至1k，以及图3，其中图1至图j为本发明的一种具体实施方式中使用所述半导体器件的形成方法时各个步骤对应的半导体器件结构示意图，图3为本发明的一种具体实施方式中的半导体器件的形成方法的步骤流程示意图。
41.在该具体实施方式中，还提供了一种半导体器件的形成方法，包括以下步骤：s31提供一衬底，所述衬底内包含依次堆叠的至少两个牺牲层106，以及至少两个支撑层103，此处可参阅图1a；s32在所述衬底上表面形成孔洞107，所述孔洞107沿垂直所述衬底表面的方向向下延伸，此处可参阅图1b；s33在所述孔洞107的侧壁形成至少三个竖向放置的电极层101，并且在相邻两电极层101之间形成一电介质层102，此处可参阅图1i；s34去除所述牺牲层106，此处可参阅图1j。
42.在该具体实施方式中，所述半导体器件的形成方法在所述孔洞107的侧壁形成至少三个竖向放置的电极层101，并且在相邻两电极层101之间形成一电介质层102，在电容柱110的侧壁上形成双面或多面电容，使得最终形成的双面或多面电容是形成在电容柱110的侧壁上的，双面或多面电容的电极层101之间具有更大的有效面积，因此可以在所述电容柱110高度较低的情况下，实现较大的电容值，减小了实现较大电容值时对电容柱110高度的要求。
43.并且，在制备这种竖向的双面或多面电容的过程中，先形成较为稳固的双面或多面电容结构，再对需要去除的牺牲层106进行去除，这能够有效防止在形成双面或多面电容的过程中，电容柱110发生坍塌，因而也提升了所述半导体器件的生产良率。
44.并且，在一种具体实施方式中，所述孔洞107的截面尺寸沿垂直所述衬底上表面的方向从上到下依次减小，所述截面平行于所述衬底上表面。
45.在一种具体实施方式中，采用光刻法在所述衬底内形成孔洞107。具体的，先在所述衬底上表面形成光掩模，再图形化光掩模，图形化后的光掩膜形成的图案与所述孔洞107
在所述衬底上表面的投影重合。这样，透过外露的衬底上表面，沿垂直衬底表面的方向向下对衬底进行定向刻蚀，就可以在所述衬底内形成孔洞107。所述电极层101以及所述电介质层102依附于两个孔洞107之间的衬底来形成。
46.在一种具体实施方式中，所述衬底表面形成有多个孔洞107，从而形成多个电容柱110。所述电容柱110的高宽比为4至21，优选为5到15，通过设置所述电容柱110的高宽比，可以提高单位面积的电容值大小，提高所述半导体器件的集成度。
47.在一种具体实施方式中，所述电极层101包括第一电极层1011，由化学气相沉积、物理气相沉积以及原子层沉积中的至少一种方式形成，且形成于所述孔洞107侧壁表面、孔洞107底面，以及相邻两孔洞107之间的衬底上表面，此处可参阅图1c；在形成所述第一电极层1011后，位于所述孔洞107的底面，以及相邻两孔洞107之间的衬底上表面的所述第一电极层1011被去除，此处可参阅图1d。
48.在该具体实施方式中，采用干法刻蚀的方法来去除位于所述孔洞107的底面，以及相邻两孔洞107之间的衬底上表面的所述第一电极层1011，且进行的是定向刻蚀。实际上，位于相邻两孔洞107之间的衬底上表面的所述第一电极层1011也可以采用化学机械研磨法去除。实际上，可以根据需要选择去除位于所述孔洞107的底面，以及相邻两孔洞107之间的衬底上表面的所述第一电极层1011的方法。
49.在一种具体实施方式中，所述电介质层102包括第一电介质层1021，所述第一电介质层1021形成于所述第一电极层1011侧壁表面、孔洞107底面，以及相邻两孔洞107之间的衬底上表面，此处可参阅图1e，所述第一电介质层1021是一个连续的面，增加了电容量；在形成所述第一电介质层1021后，位于所述孔洞107的底面，以及相邻两孔洞107之间的衬底上表面的所述第一电介质层1021被去除，此处可参阅图1f。
50.在一种具体实施方式中，采用化学气相沉积、物理气相沉积以及原子层沉积中的至少一种方式来形成所述电介质层102。并采用干法刻蚀的方法来去除位于所述孔洞107的底面，以及相邻两孔洞107之间的衬底上表面的所述第一电介质层1021，且进行的是定向刻蚀。实际上，位于相邻两孔洞107之间的衬底上表面的所述第一电介质层1021也可以采用化学机械研磨法去除。实际上，可以根据需要选择所述第一电介质层1021的去除方法
51.在一种具体实施方式中，所述衬底内包括电容接触点105，所述孔洞107位于所述电容接触点105上方，所述衬底内还包括一介电层104，用于隔开所述孔洞107与所述电容接触点105，在去除位于所述孔洞107的底面，以及相邻两孔洞107之间的衬底上表面的所述第一电介质层1021时，还包括以下步骤：去除所述孔洞107与电容接触点105之间的介电层104，使所述电容接触点105外露，此处可参阅图1f。
52.在一种具体实施方式中，所述电极层101还包括第二电极层1012，形成于所述电容接触点105的外露的上表面，所述第一电介质层1021表面和相邻两孔洞107之间的衬底上表面。此处可参阅图1g。
53.在一种具体实施方式中，所述电介质层102包括第二电介质层1022，形成于所述第二电极层1012表面，以及相邻两孔洞107之间的衬底上表面。此处可参阅图1h。
54.在一种具体实施方式中，所述电极层101还包括第三电极层1013，覆盖所述第二电介质层1022上表面。此处可参阅图1i。
55.在一种具体实施方式中，所述电极层101包括氮化钛、硅化钛、硅化镍、硅氮化钛中
的至少一种，实际上，可以根据需要选择所述电极层101的材料，以及各电极层101的厚度。
56.在一种具体实施方式中，采用湿法刻蚀去除所述牺牲层106，且在去除所述牺牲层106后，在所述孔洞107内填充上电极层109，直至覆盖相邻两孔洞107之间的衬底上表面。此处可参阅图1k。
57.在一种具体实施方式中，所述牺牲层106与所述支撑层103的材质不同，并且在同一腐蚀液中的腐蚀速率不同，具体的，在同一腐蚀液中，所述牺牲层106被腐蚀液腐蚀的速率要远远大于所述支撑层103被腐蚀液腐蚀的速率，以保证当所述牺牲层106被完全去除时，所述支撑层103能够被完全保留，或近乎完全保留。
58.在一种具体实施方式中，所述牺牲层106包括二氧化硅，所述支撑层103包括氮化硅，所述腐蚀液包括氢氟酸溶液。在一种具体实施方式中，所述牺牲层106内掺杂有硼或磷，以保证关键尺寸的均匀性，以及提高所述牺牲层106被湿法刻蚀时的刻蚀速率。
59.在一种具体实施方式中，所述牺牲层106和支撑层103的层数可根据需要进行设定，在图1a至1k中，所述牺牲层106的层数为2层，支撑层103的层数也为2层。且支撑层103和牺牲层106相互堆叠，堆叠方向垂直所述衬底表面。
60.在一种具体实施方式中，所述牺牲层106和支撑层103的层数以2到6为宜。
61.在一种具体实施方式中，所述电介质层102的介电常数至少为7，所述电极层101包括氮化钛、硅化钛、硅化镍、硅氮化钛中的至少一种。
62.在一些具体实施方式中，所述电介质层102的介电常数至少在7.5以上。在一些具体实施方式中，可以选用氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝等中的至少一种作为电介质层102的材料。实际上，不管是电介质层102的介电常数，或是电介质层102的具体材料，以及电介质层102的厚度，都可以根据需要进行选择。
63.在一种具体实施方式中，所述电介质层102由原子层沉积的方法形成。原子层沉积是最有可能制备高质量的高介电常数的电介质层102的方法，能够进行自限制生长，并且能够精确的控制生成的电介质层102的厚度和化学组分，使得生成的电介质层102具有良好的均匀性和保行性。实际上，在形成所述电介质层102时，还可以采用化学气相沉积，物理气相沉积等方法，可根据实际需要进行选择。
64.在一种具体实施方式中，所述电介质层102的厚度约为3nm到500nm。越厚的电介质层102对应着该电介质层102以及电介质层102两侧的电极层101所构成的电容结构的容值越大，因此实际上，可以根据需要选择电介质层102的厚度，兼顾对电容值的要求，以及对该半导体器件的尺寸的要求。
65.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。