电子封装件及其制法的制作方法

1.本发明有关一种封装制程，特别是关于一种配置多芯片的电子封装件及其制法。


背景技术：

2.随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足电子封装件微型化(miniaturization)的封装需求，发展出晶圆级封装(wafer level packaging，简称wlp)技术。
3.图1a至图1e为现有采用晶圆级封装技术的半导体封装件1的制法的剖面示意图。
4.如图1a所示，形成一热化离形胶层(thermal release tape)100于一承载件10上。
5.接着，置放多个半导体元件11于该热化离形胶层100上，该些半导体元件11具有相对的作用面11a与非作用面11b，各该作用面11a上具有多个电极垫110，且各该作用面11a粘着于该热化离形胶层100上。
6.如图1b所示，形成一封装胶体14于该热化离形胶层100上，以包覆该半导体元件11。
7.如图1c所示，烘烤该封装胶体14以硬化该热化离形胶层100，进而移除该热化离形胶层100与该承载件10，以外露出该半导体元件11的作用面11a。
8.如图1d所示，形成一线路结构16于该封装胶体14与该半导体元件11的作用面11a上，令该线路结构16电性连接该电极垫110。接着，形成一绝缘保护层18于该线路结构16上，且该绝缘保护层18外露该线路结构16的部分表面，以供结合如焊球的导电元件17。
9.如图1e所示，沿如图1d所示的切割道s进行切单制程，以获取多个半导体封装件1。
10.然而，现有半导体封装件1的制程中，该承载件10为整版面(即量产尺寸)，且该承载件10仅于一侧上设置该半导体元件11，故于形成封装胶体14后，该半导体元件11因与该封装胶体14热膨胀系数(coefficient of thermal expansion，简称cte)不匹配(mismatch)而容易发生热应力不均匀的情况，致使热循环(thermal cycle)时该封装胶体14产生翘曲(warpage)，进而导致发生植球(即该导电元件17)掉落、该导电元件17不沾锡(non-wetting)等问题。
11.此外，翘曲的情况也会造成制程中的结构无法放入机台内或造成该半导体元件11发生碎裂而使产品良率降低。
12.因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。


技术实现要素：

13.鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件，以利于释放应力。
14.本发明的电子封装件包括：封装模块，其定义有置晶部及围绕该置晶部的外围部；以及封装层，其形成于该封装模块的外围部上，且该封装层于边角处形成有凹部。
15.前述的电子封装件中，该凹部为阶梯状。
16.本发明还提供一种电子封装件的制法，包括：提供呈阵列排设的多个封装模块，其
中，各该封装模块定义有置晶部及围绕该置晶部的外围部，且各该封装模块以其外围部相邻接；形成至少一凹部于该封装层的对应该外围部的边角处上；形成至少一凹部于该封装层上；以及沿呈阵列排设的该多个封装模块的外围部进行切单制程，以于该切单制程后，获取具有该凹部的电子封装件，且该凹部形成于该封装层的边角处上。
17.前述的制法中，该凹部采用激光方式移除该封装层的部分材料而形成的。
18.前述的电子封装件及其制法中，于切单前，该凹部于单一该封装模块处的形状呈l形，且相邻的该凹部相互连通，以于切单后，该凹部沿该封装层的角落布设，且形成缺口于该封装层的侧壁上，以令该凹部于该封装层的表面上呈l形。
19.前述的电子封装件及其制法中，于切单前，该凹部环绕单一该封装模块而呈环形，且相邻的该凹部相互连通，以于切单后，该凹部沿该封装层的边缘布设，且形成缺口于该封装层的侧壁上，以令该凹部于该封装层的表面上呈环形。
20.前述的电子封装件及其制法中，该凹部的深度为该封装层的厚度的15～60％，如20～40％。
21.前述的电子封装件及其制法中，该凹部的宽度为该外围部的宽度的50～100％，如80～95％。
22.前述的电子封装件及其制法中，该凹部于弯折处形成有倒角面。
23.由上可知，本发明的电子封装件及其制法中，主要经由该封装模块的外围部上的封装层形成有凹部，以于切单制程时，可释放该封装模块的应力，故相比于现有技术，本发明的制法能改善因热制程及信赖性测试等因素所引起的翘曲状况，因而有效达到强化该电子封装件的目的。
附图说明
24.图1a至图1e为现有半导体封装件的制法的剖面示意图；
25.图2a至图2c为本发明的电子封装件的制法的上视平面示意图；
26.图2a’为图2a的剖视示意图；
27.图2b’为图2b的另一实施例；
28.图2c’为图2c的另一实施例；
29.图2c”为图2c或图2c’的剖视示意图；
30.图3a为图2b的另一实施例；
31.图3b为图2b’的另一实施例；
32.图4a为图2c的另一实施例；以及
33.图4b为图2c’的另一实施例。
34.附图标记说明
[0035]1ꢀꢀꢀꢀꢀꢀꢀꢀ
半导体封装件
ꢀꢀꢀꢀꢀꢀꢀꢀ
10
ꢀꢀꢀꢀꢀꢀ
承载件
[0036]
100
ꢀꢀꢀꢀꢀꢀ
热化离形胶层
ꢀꢀꢀꢀꢀꢀꢀꢀ
11
ꢀꢀꢀꢀꢀꢀ
半导体元件
[0037]
11a,20a
ꢀꢀ
作用面
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
11b,20b 非作用面
[0038]
110,200
ꢀꢀꢀ
电极垫
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
14
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封装胶体
[0039]
16
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线路结构
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
17
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导电元件
[0040]
18
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绝缘保护层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ2ꢀꢀꢀꢀꢀꢀꢀ
电子封装件
[0041]2’ꢀꢀꢀꢀꢀꢀꢀ
封装模块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
2a
ꢀꢀꢀꢀꢀꢀ
置晶部
[0042]
2b
ꢀꢀꢀꢀꢀꢀꢀꢀ
外围部
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
20
ꢀꢀꢀꢀꢀꢀ
第一电子元件
[0043]
21
ꢀꢀꢀꢀꢀꢀꢀꢀ
第一线路结构
ꢀꢀꢀꢀꢀꢀꢀꢀ
210
ꢀꢀꢀꢀꢀ
第一线路重布层
[0044]
211
ꢀꢀꢀꢀꢀꢀꢀ
第一绝缘层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
22
ꢀꢀꢀꢀꢀꢀ
第二线路结构
[0045]
220
ꢀꢀꢀꢀꢀꢀꢀ
第二线路重布层
ꢀꢀꢀꢀꢀꢀ
221
ꢀꢀꢀꢀꢀ
第二绝缘层
[0046]
23
ꢀꢀꢀꢀꢀꢀꢀꢀ
包覆层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
23a
ꢀꢀꢀꢀꢀ
第一表面
[0047]
23b
ꢀꢀꢀꢀꢀꢀꢀ
第二表面
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24
ꢀꢀꢀꢀꢀꢀ
导电柱
[0048]
24a
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第一端
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24b
ꢀꢀꢀꢀꢀ
第二端
[0049]
25
ꢀꢀꢀꢀꢀꢀꢀꢀ
第一导电元件
ꢀꢀꢀꢀꢀꢀꢀꢀ
26
ꢀꢀꢀꢀꢀꢀ
第二电子元件
[0050]
27
ꢀꢀꢀꢀꢀꢀꢀꢀ
第二导电元件
ꢀꢀꢀꢀꢀꢀꢀꢀ
28
ꢀꢀꢀꢀꢀꢀ
封装层
[0051]
28a
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顶面
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28c
ꢀꢀꢀꢀꢀ
侧壁
[0052]
280,280
’ꢀ
凹部
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
281
ꢀꢀꢀꢀꢀ
缺口
[0053]
29
ꢀꢀꢀꢀꢀꢀꢀꢀ
底胶
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
38a,38b 倒角面
[0054]9ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
整版面封装体
ꢀꢀꢀꢀꢀꢀꢀꢀ
h
ꢀꢀꢀꢀꢀꢀꢀ
深度
[0055]
d
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厚度
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r,w,t
ꢀꢀꢀ
宽度
[0056]
s
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
切割道。
具体实施方式
[0057]
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0058]
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0059]
图2a至图2c为本发明的电子封装件2的制法的示意图。
[0060]
如图2a及图2a’所示，于一承载件(图略)上形成多个阵列排设的封装模块2’，且各该封装模块2’定义有一置晶部2a及一围绕该置晶部2a的外围部2b，使各该封装模块2’以其外围部2b相邻接。接着，形成一封装层28于该封装模块2’的外围部2b上，使该封装层28包覆该些封装模块2’，以形成一整版面封装体9，其中，该整版面封装体9沿该外围部2b定义出后续切单制程所需的切割道s。之后，移除该承载件。
[0061]
于本实施例中，如图2a’所示，所述的封装模块2’包括：一包覆层23、至少一第一电子元件20、多个导电柱24、一第一线路结构21、多个第一导电元件25、一第二线路结构22、以及至少一第二电子元件26，其中，该置晶部2a为用于配置电子元件(该第一电子元件20及/或第二电子元件26)的区块。
[0062]
所述的包覆层23具有相对的第一表面23a及第二表面23b。于本实施例中，该包覆层23为绝缘材，如聚酰亚胺(polyimide，简称pi)、干膜(dry film)、如环氧树脂(epoxy)的
封装胶体或封装材(molding compound)。例如，该包覆层23的制程可选择液态封胶(liquid compound)、喷涂(injection)、压合(lamination)或模压(compression molding)等方式形成的。
[0063]
所述的第一电子元件20嵌埋于该包覆层23中。于本实施例中，该第一电子元件20为主动元件、被动元件或其二者组合，且该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。例如，该第一电子元件20为半导体芯片，其具有相对的作用面20a与非作用面20b，该作用面20a上具有多个电极垫200并外露出(例如齐平)该包覆层23的第二表面23b，且该非作用面20b外露出(例如齐平)该包覆层23的第一表面23a。
[0064]
所述的导电柱24嵌埋于该包覆层23中。于本实施例中，该导电柱24具有相对的第一端24a与第二端24b，且该导电柱24的第一端24a外露出(例如齐平)该包覆层23的第一表面23a，而该第二端24b的端面外露出(例如齐平)该包覆层23的第二表面23b。
[0065]
所述的第一线路结构21设于该包覆层23的第一表面23a与该第一电子元件20的非作用面20b上并电性连接该导电柱24而未电性连接该第一电子元件20。于本实施例中，该第一线路结构21包括至少一电性连接该些导电柱24的第一端24a的第一线路重布层(redistribution layer，简称rdl)210。例如，该第一线路重布层210接触但未电性连接该第一电子元件20的非作用面20b，且形成该第一线路重布层210的材料为铜。具体地，该第一线路结构21还可包括至少一用以布设该第一线路重布层210的第一绝缘层211，且形成该第一绝缘层211的材料为如聚对二唑苯(polybenzoxazole，简称pbo)、聚酰亚胺(polyimide，简称pi)、预浸材(prepreg，简称pp)等的介电材或防焊材。应可理解地，经由该第一绝缘层211可形成多层该第一线路重布层210。
[0066]
所述的第一导电元件25形成于该第一线路结构21上。于本实施例中，该第一导电元件25包含焊锡材料、铜柱或其它导电材，其电性连接该第一线路重布层210。
[0067]
所述的第二线路结构22设于该包覆层23的第二表面23b上并电性连接该导电柱24的第二端24b与该第一电子元件20的电极垫200。于本实施例中，经由线路重布层(rdl)制程形成该第二线路结构22于该包覆层23的第二表面23b上。例如，该第二线路结构22包括至少一第二绝缘层221及设于该第二绝缘层221上的第二线路重布层220，且最外层的第二绝缘层221可作为防焊层，以令最外层的第二线路重布层220外露于该防焊层。具体地，形成该第二线路重布层220的材料为铜，且形成该第二绝缘层221的材料为如聚对二唑苯(pbo)、聚酰亚胺(pi)、预浸材(pp)的介电材。
[0068]
所述的第二电子元件26设于该第二线路结构22上并电性连接该第二线路结构22。于本实施例中，该第二电子元件26为主动元件、被动元件或其二者组合，且该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。例如，该第二电子元件26为图形处理器(graphics processing unit，简称gpu)、高频宽存储器(high bandwidth memory，简称hbm)等半导体芯片。具体地，该第二电子元件26以覆晶方式经由多个如焊锡凸块、铜凸块的第二导电元件27电性连接该第二线路重布层220，并形成底胶29于该第二电子元件26与该第二线路结构22之间以包覆该些第二导电元件27。
[0069]
此外，该封装层28形成于该第二线路结构22上以包覆该底胶29与该第二电子元件26，并使该封装层28布满该封装模块2’的外围部2b。例如，该封装层28为绝缘材，如聚酰亚胺(polyimide，简称pi)、干膜(dry film)、如环氧树脂(epoxy)的封装胶体或封装材
(molding compound)，其可用压合(lamination)或模压(molding)的方式形成于该第二线路结构22上。
[0070]
另外，形成该封装层28的材料可相同或不相同该包覆层23的材料。
[0071]
另外，也可省略底胶29，使该封装层28同时包覆该第二电子元件26与该些第二导电元件27。
[0072]
如图2b所示，于封装层28的对应该外围部2b的边角处上形成至少一凹部280，且该凹部280未贯穿该封装层28(或该外围部2b)。
[0073]
于本实施例中，该凹部280采用激光方式或刀具切割方式移除该封装层28的部分材料而形成的。
[0074]
此外，该凹部280沿该外围部2b布设以环绕单一该封装模块2’，如图2b所示，使该凹部280呈连续环状，且相邻的该凹部280为相互连通。或者，如图2b’所示，该凹部280’也可形成于该外围部2b的局部区域上，例如，该凹部280’仅形成于单一该封装模块2’的置晶部2a的角落处外侧，使该凹部280’的形状呈l形，且相邻近的该凹部280’为相互连通，以令该封装体9的各相邻凹部280’构成十字架形状。
[0075]
另外，如图3a或图3b所示，该凹部280,280’的宽度r为该外围部2b的宽度w的50～100％，较佳为80～95％。应可理解地，该凹部280,280’的宽度r选择是基于可有效释放该封装模块2’于边角处的应力。
[0076]
另外，该凹部280,280’可依需求于弯折处形成有倒角面38a,38b，如图3a所示的弧面(倒圆角制程)或如图3b所示的转折面(倒斜角制程)。
[0077]
如图2b及图2c所示，经由刀具(图略)沿该切割道s进行切单制程，以制成多个电子封装件2，且于后续制程中，该电子封装件2可通过该第一导电元件25设于一电路板(图略)上，其中，该电子封装件2的外观具有阶梯状凹部280,280’，即该封装层28的边角处上具有阶梯状凹部280,280’。
[0078]
于本实施例中，该刀具的宽度(如图3a及图3b所示的切割道s的宽度t)需小于该凹部280,280’的宽度r，以于该电子封装件2的外观呈现该凹部280,280’。
[0079]
此外，该电子封装件2为矩形体，如图2c及图2c’所示的正方体、或如图4a及图4b所示的长方体。
[0080]
另外，该凹部280,280’的深度h为该封装层28的厚度d的15～60％，较佳为20～40％。应可理解地，该凹部280,280’的深度h是基于可有效释放该封装模块2’于边角处的应力，而不影响该整版面封装体9的挠性为原则。
[0081]
另外，该凹部280形成缺口281于该封装层28的侧壁28c，以令该凹部280于该封装层28的顶面28a上呈环形，如图2c所示。或者，该凹部280’形成缺口281于该封装层28的侧壁28c，以令该凹部280’于该封装层28的顶面28a上呈l形，如图2c’所示。
[0082]
因此，本发明的制法，主要经由在切单制程前，于该封装模块2’的外围部2b形成该凹部280,280’，以于切单制程时，该整版面封装体9可释放该封装模块2’于该外围部2b(边角处)的应力，故相比于现有技术，本发明的制法能改善因热制程等因素所引起的翘曲状况，因而有效达到强化该电子封装件2的目的，以利于信赖性测试，如避免导致发生植球(即该第一导电元件25)掉落、该第一导电元件25不沾锡(non-wetting)等问题，进一步避免该电子封装件2于后续制程无法放入机台内、或造成该第一电子元件20或第二电子元件26发
生碎裂而使产品良率降低。
[0083]
此外，当该凹部280布满该封装模块2’的外围部2b时，该封装层28的边缘厚度(即该凹部280的深度h处)较薄，因而可产生较佳的挠性及较佳的应力释放，以利于改善翘曲的状况。或者，当该凹部280’仅形成在该封装模块2’的外围部2b的角落处时，该电子封装件2于该外围部2b的角落处形成阶梯状凹部280’，且该外围部2b的边线处的封装层28的厚度d不变，故该电子封装件2不仅可于外围部2b的角落处释放应力，且于该外围部2b的边线处(完整厚度d之处)具有较佳的刚性，使该电子封装件2的整体结构强化而不易变形。
[0084]
另外，经由该倒角面38a,38b的设计，可进一步减缓应力集中的问题，因而能释放更多的边角应力。
[0085]
另外，由于该电子封装件2的种类繁多，并不限于上述，故依据该电子封装件2的型式规格，可利用调控该凹部280,280’的深度h及宽度r的比例配合，以获取最佳的应力释放效果。
[0086]
本发明还提供一种电子封装件2，包括：一封装模块2’以及一封装层28。
[0087]
所述的封装模块2’定义有一置晶部2a及围绕该置晶部2a的外围部2b。
[0088]
所述的封装层28形成于该封装模块2’的外围部2b上，且该封装层28于边角处形成有凹部280,280’。
[0089]
于一实施例中，该凹部280,280’为阶梯状。例如，该凹部280’沿该封装层28的角落布设，且形成缺口281于该封装层28的侧壁28c上，以令该凹部280’于该封装层28的表面(如顶面28a)上呈l形。或者，该凹部280沿该封装层28的边缘布设，且形成缺口281于该封装层28的侧壁28c上，以令该凹部280于该封装层28的表面(如顶面28a)上呈环形。
[0090]
进一步，该凹部280,280’的深度h为该封装层28的厚度d的15～60％，较佳为20～40％。
[0091]
或者，该凹部280,280’的宽度r为该外围部2b的宽度w的50～100％，较佳为80～95％。
[0092]
于一实施例中，该凹部280,280’于弯折处形成有倒角面38a,38b。
[0093]
综上所述，本发明的电子封装件及其制法，经由在该电子封装件的外观上形成凹部的设计，以释放应力，故本发明能改善因热制程及信赖性测试等因素所引起的翘曲状况，因而有效达到强化该电子封装件的目的。
[0094]
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。