半导体器件的制作方法

1.本公开涉及半导体器件，具体地，涉及包括场效应晶体管的半导体器件。


背景技术：

2.由于其小尺寸、多功能和/或低成本的特性，半导体器件正被视为电子工业中的重要元件。半导体器件可以分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储元件和逻辑元件两者的混合半导体器件。随着电子工业的发展，对具有改善的特性的半导体器件的需求不断增长。例如，对具有高可靠性、高性能和/或多功能的半导体器件的需求不断增长。为了满足这种需求，半导体器件的复杂性和/或集成密度被提高。


技术实现要素：

3.发明构思的一实施方式提供了一种半导体器件，其中提供了具有改善的电特性的逻辑器件，诸如触发器(flip flop)。
4.根据一些方面，一种半导体器件包括触发器单元。该触发器单元形成在半导体衬底上，包括触发器电路，并包括各种电路。当从平面图观看时，扫描多路复用器(mux)电路形成在触发器单元的第一连续边界区域中。当从平面图观看时，主锁存器电路形成在触发器单元的第二连续边界区域中，该主锁存器电路形成为在平面长度方向上与扫描mux电路相邻。当从平面图观看时，时钟驱动器电路形成在触发器单元的第三连续边界区域中，该第三连续边界区域与第一连续边界区域在第一重叠区域中部分地重叠，使得扫描mux电路的在第一重叠区域中的第一部分与时钟驱动器电路的在第一重叠区域中的第一部分重叠，并且扫描mux电路的第二部分在平面高度方向上与时钟驱动器电路的第二部分隔着第一重叠区域相邻。当从平面图观看时，输出电路形成在触发器单元的第四连续边界区域中。触发器单元还包括从锁存器电路。扫描mux电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个包括基于输入一起输出该电路的结果信号的多个有源器件，并且是触发器电路的子电路。
5.根据一些方面，一种半导体器件包括触发器单元。触发器单元形成在半导体衬底上，包括触发器电路，并包括扫描mux电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路。扫描mux电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个包括基于输入一起输出该电路的结果信号的多个有源器件，是触发器电路的子电路，并且当从平面图观看时，占据触发器电路的连续边界区域。当从平面图观看时，所述子电路中的至少第一子电路和第二子电路在第一重叠区域中重叠，第一重叠区域包括用于第一子电路的第一连续边界区域的部分和用于第二子电路的第二连续边界区域的部分。
6.根据一些方面，一种半导体器件包括触发器单元，该触发器单元形成在半导体衬底上并包括触发器电路。触发器单元包括：扫描mux电路，其包括一起输出扫描mux信号的多个有源器件；主锁存器电路，其包括一起输出第一锁存器信号的多个有源器件；从锁存器电
路，其包括一起输出第二锁存器信号的多个有源器件；时钟驱动器电路，其包括一起输出时钟驱动器信号的多个有源器件；以及输出电路，其包括一起输出触发器电路的输出信号的多个有源器件。扫描mux电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个形成相应的子电路。当从平面图观看时，扫描mux电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个占据触发器电路的相应边界区域。当从平面图观看时，用于所述子电路中的第一子电路的第一相应边界区域与用于所述子电路中的第二子电路的第二相应边界区域重叠。
附图说明
7.从以下结合附图进行的简要描述，示例实施方式将被更清楚地理解。附图表示如这里描述的非限制性的示例实施方式。
8.图1是示出根据发明构思的一实施方式的半导体器件的逻辑区域的平面图。
9.图2是示出根据发明构思的一实施方式的半导体器件的触发器电路的逻辑电路图。
10.图3是示出根据发明构思的一实施方式的半导体器件的触发器单元的平面图。
11.图4是示出构成图3的触发器单元的多个块的平面图。
12.图5是示出构成图4的触发器单元的多个块的平面图。
13.图6a至图6d是分别沿着图3的线a-a'、b-b'、c-c'和d-d'截取的剖视图。
14.图7a至图7d是分别沿着图3的线a-a'、b-b'、c-c'和d-d'截取的剖视图，以示出根据发明构思的一实施方式的半导体器件。
15.图8是示出根据发明构思的一实施方式的半导体器件的触发器电路的逻辑电路图。
16.图9是示出根据发明构思的一实施方式的构成半导体器件的触发器单元的多个块的平面图。
17.图10是示出构成图9的触发器单元的多个块的平面图。
18.图11是沿着图3的线a-a'截取的剖视图，以示出根据发明构思的一实施方式的半导体器件。
19.图12a和图12b是沿着图3的线a-a'和b-b'截取的剖视图，以示出根据发明构思的另一些实施方式的半导体器件。
20.图13a和图13b是沿着图3的线a-a'和b-b'截取的剖视图，以示出根据发明构思的另一些实施方式的半导体器件。
21.图14a至图14c是放大平面图，每个放大平面图示出根据发明构思的一实施方式的半导体器件的一部分(例如图3的
‘
m’)。
22.图15、图16和图17是平面图，每个平面图示出根据发明构思的一实施方式的构成触发器单元的多个块。
23.应当注意，这些附图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些附图没有按比例绘制，并且可能没有精确地反映任何给定实施方式的精确结构或性能特征，并且不应被解释为限制由示例实施方式所涵盖的值或特性的范围。例如，为了清楚起见，可以缩小或放大分子、层、区域
和/或结构元件的相对厚度和位置。在各个附图中的相似或相同的附图标记的使用旨在表示相似或相同的元件或特征的存在。
具体实施方式
24.图1是示出根据发明构思的一实施方式的半导体器件的逻辑区域的平面图。如这里使用的，半导体器件可以指的是例如以下的器件，诸如半导体芯片(例如形成在管芯上的存储芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装衬底上的一个或更多个半导体芯片的半导体封装、或者包括多个封装的层叠封装器件。这些器件可以使用球栅阵列、引线接合、贯穿衬底通路或其它电连接元件形成，并且可以包括存储器件，诸如易失性存储器件或非易失性存储器件。半导体封装可以包括封装衬底、一个或更多个半导体芯片以及形成在封装衬底上并覆盖半导体芯片的密封剂(encapsulant)。在一个实施方式中，这里描述的触发器单元被包括在诸如应用处理器的逻辑芯片中。
25.参照图1，多个触发器单元ff1-ff4可以提供在衬底100的逻辑区域上。触发器单元ff1-ff4可以二维地布置在衬底100的逻辑区域上。触发器单元ff1-ff4可以包括第一至第四触发器单元ff1-ff4。例如，第一至第四触发器单元ff1-ff4中的每个可以是一位(one-bit)触发器单元。
26.第二触发器单元ff2可以在第二方向d2上与第一触发器单元ff1相邻。第一触发器单元ff1可以在第一方向d1上与第三触发器单元ff3相邻。第四触发器单元ff4可以在第二方向d2上与第三触发器单元ff3相邻。为了在这里的描述的目的，第一方向d1也可以被描述为平面高度方向，第二方向d2也可以被描述为平面长度方向。
27.多条电源线m1_r可以提供在衬底100的逻辑区域上。电源线m1_r可以包括第一至第五电源线m1_r1-m1_r5。第一至第五电源线m1_r1-m1_r5可以在第二方向d2上延伸并且可以彼此平行。电源电压vdd可以被施加到第一电源线m1_r1、第三电源线m1_r3和第五电源线m1_r5。接地电压vss可以被施加到第二电源线m1_r2和第四电源线m1_r4。在某些实施方式中，接地电压vss可以被施加到第一电源线m1_r1、第三电源线m1_r3和第五电源线m1_r5，电源电压vdd可以被施加到第二电源线m1_r2和第四电源线m1_r4，但是发明构思不限于这个示例。例如，vdd线和vss线可以以其它方式布置在相对于彼此的不同位置。
28.第一至第三电源线m1_r1、m1_r2和m1_r3可以设置为与第一触发器单元ff1和第二触发器单元ff2交叉。第三至第五电源线m1_r3、m1_r4和m1_r5可以设置为与第三触发器单元ff3和第四触发器单元ff4交叉。第二电源线m1_r2可以与第一触发器单元ff1和第二触发器单元ff2中的每个的中心交叉。第四电源线m1_r4可以与第三触发器单元ff3和第四触发器单元ff4中的每个的中心交叉。
29.在下文并且类似于以上的讨论，图1中的在第一方向d1上的长度可以被定义为
‘
平面高度’。第一至第五电源线m1_r1-m1_r5中的每条可以具有第一平面高度h1。第一至第五电源线m1_r1-m1_r5中的相邻电源线之间的距离可以是第二平面高度h2。
30.触发器单元的步数可以取决于单个触发器单元中包括的有源区域car的数量被确定。包括一个有源区域car的触发器单元可以是单步触发器单元。在如图1所示的触发器单元ff1-ff4中的每个包括两个有源区域car的情况下，触发器单元ff1-ff4中的每个可以是两步触发器单元。
31.n步触发器单元的平面高度可以是(n+1)
×
h1+n
×
h2。例如，单步触发器单元的高度可以是(1+1)
×
h1+1
×
h2(即，2h1+h2)。两步触发器单元ff1-ff4的高度可以是(2+1)
×
h1+2
×
h2(即，3h1+2h2)。三步触发器单元的高度可以是(3+1)
×
h1+3
×
h2(即，4h1+3h2)。
32.填充单元fc可以插设于在第二方向d2上彼此相邻的触发器单元ff1-ff4之间。填充单元fc可以是在电路方面不具有单独功能的虚设单元。在第二方向d2上(例如在平面长度方向上)彼此相邻的触发器单元ff1-ff4之间的距离可以是第一距离di1。
33.作为另一示例，在第二方向d2上彼此相邻的触发器单元ff1-ff4可以彼此接触。例如，可以在第二方向d2上彼此相邻的触发器单元ff1-ff4之间省略填充单元fc。在这种情况下，第一距离di1可以为零。
34.图2是示出根据发明构思的一实施方式的半导体器件的触发器电路的逻辑电路图。参照图2，图1的触发器单元ff1-ff4中的每个可以包括图2的触发器电路。在下文，第一触发器单元ff1将作为触发器单元ff1-ff4的代表性示例被描述。
35.第一触发器单元ff1可以包括扫描多路复用器(mux)块scm、主锁存器块mal、从锁存器块sll、时钟驱动器块cld和输出块out。这些块中的每个包括电路，所以第一触发器单元ff1在这里也被描述为包括扫描mux电路scm、主锁存器电路mal、从锁存器电路sll、时钟驱动器电路cld和输出电路out。这些电路中的每个也可以被描述为子电路，例如触发器单元的子电路。
36.更详细地，时钟驱动器块cld可以连接到触发器电路，并可以包括时钟电路，外部时钟信号ck输入到该时钟电路。时钟驱动器块cld可以配置为将外部时钟信号ck反相为时钟反相信号nclk。时钟驱动器块cld还可以配置为将时钟反相信号nclk反相为时钟信号bclk。
37.扫描mux块scm可以是核心电路，其用于执行扫描和触发器功能。扫描mux块scm可以响应于扫描使能信号se来选择外部输入信号d和扫描输入信号si中的一个，然后可以基于所选择的信号将内部信号提供给第一节点n1。
38.主锁存器块mal和从锁存器块sll中的每个可以是缓冲区。主锁存器块mal可以基于时钟信号bclk和时钟反相信号nclk锁存内部信号。主锁存器的输出可以通过第二节点n2输入到从锁存器块sll。
39.从锁存器块sll可以基于时钟信号bclk和时钟反相信号nclk锁存主锁存器的输出。从锁存器块sll的输出可以通过第三节点n3和输出块out提供为输出信号q。另外，图2中的r是指复位信号。
40.图3是示出根据发明构思的一实施方式的半导体器件的触发器单元的平面图。图4是示出构成图3的触发器单元的多个块的平面图。图5是示出构成图4的触发器单元的多个块的平面图。详细地，图5仅示出了构成在图4的平面图中显示但是从其省略了图3所示的具体图案的触发器单元的块。由于连续边界围绕这些图中的每个块，所以图4和图5中描绘的块也被描述为连续边界区域。
41.图1的触发器单元ff1-ff4中的每个可以包括图3的提供在衬底100上的触发器单元。在下文，第一触发器单元ff1可以作为触发器单元ff1-ff4的代表性示例被描述。
42.参照图1至图5，第一触发器单元ff1可以提供在衬底100上。第一触发器单元ff1可以包括多个逻辑晶体管。第一互连线m1可以提供在逻辑晶体管上。第二互连线m2可以提供
在第一互连线m1上。第一互连线m1可以构成第一金属层，第二互连线m2可以构成第二金属层。第二金属层可以被放置在比第一金属层高的垂直高度处。将参照图6a至图6d描述第一触发器单元ff1的详细结构。
43.第一互连线m1可以包括在第二方向d2上延伸并彼此平行的第一至第三电源线m1_r1、m1_r2和m1_r3。第一至第三电源线m1_r1、m1_r2和m1_r3中的每条可以具有彼此相反的第一侧壁sw3和第二侧壁sw4。第一侧壁sw3和第二侧壁sw4可以在第二方向d2上延伸并且可以彼此平行。
44.第一有源区域car1可以被限定在第一电源线m1_r1和第二电源线m1_r2之间。第二有源区域car2可以被限定在第二电源线m1_r2和第三电源线m1_r3之间(例如见图5)。第一有源区域car1和第二有源区域car2中的每个可以包括衬底100的p型金属氧化物半导体场效应晶体管(pmosfet)区域pr和n型金属氧化物半导体场效应晶体管(nmosfet)区域nr。例如，第一有源区域car1和第二有源区域car2中的每个可以是互补金属氧化物半导体场效应晶体管(cmosfet)区域。
45.第一触发器单元ff1可以包括扫描mux块scm、主锁存器块mal、第一从锁存器块sll1、第二从锁存器块sll2、时钟驱动器块cld和输出块out。这些块中的每个可以包括边界区域，诸如连续边界区域。例如，这些块中的每个可以包括连续边界区域，该连续边界区域包括子电路的全部或部分(例如扫描mux电路、主锁存器电路、从锁存器电路、时钟驱动器电路或输出电路的全部或部分)。第一从锁存器块sll1和第二从锁存器块sll2可以构成图2的从锁存器电路sll。扫描mux块scm、主锁存器块mal、第一从锁存器块sll1、第二从锁存器块sll2、时钟驱动器块cld和输出块out中的每个可以包括配置为独立地执行其自身功能的电路。例如，由扫描mux块scm、主锁存器块mal、组合的第一从锁存器块sll1和第二从锁存器块sll2、时钟驱动器块cld和输出块out代表的扫描mux电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个可以是触发器电路的子电路(当从平面图观看时，其占据触发器电路的边界区域)，并且包括多个有源器件，诸如晶体管，例如它们基于输入一起输出该子电路的结果信号。
46.包括第一有源区域car1和第二有源区域car2的单元可以被定义为多平面高度单元。当在平面图中观看时，第一触发器单元ff1的功能块scm、mal、sll1、sll2、cld和out可以二维地设置在该多平面高度单元上。根据发明构思的一实施方式，功能块scm、mal、sll1、sll2、cld和out可以高效地设置在该多平面高度单元上，这可以使得提高第一触发器单元ff1的集成密度和电特性成为可能。
47.扫描mux块scm可以提供在第一有源区域car1上。扫描mux块scm可以包括第一电源线m1_r1的一部分和第二电源线m1_r2的一部分。详细地，扫描mux块scm可以具有第一边界bd1和第二边界bd2。第一边界bd1和第二边界bd2可以在第一方向d1上彼此相反。第一边界bd1和第二边界bd2可以在第二方向d2上延伸。扫描mux块scm的第一边界bd1可以与第一电源线m1_r1的第一侧壁sw3对准，扫描mux块scm的第二边界bd2可以与第二电源线m1_r2的第二侧壁sw4对准。当从平面图观看时，扫描mux块scm可以具有矩形形状以形成触发器电路的连续边界区域。
48.主锁存器块mal可以提供在第一有源区域car1和第二有源区域car2上。主锁存器块mal可以在第二方向d2上与扫描mux块scm相邻。扫描mux电路scm和主锁存器电路mal可以
布置在彼此相同的平面高度处并且在平面长度方向上彼此相邻地布置。主锁存器块mal可以包括第一电源线m1_r1的一部分、第二电源线m1_r2的一部分和第三电源线m1_r3的一部分。
49.主锁存器块mal可以包括在第一有源区域car1上的第一区域rg1和在第二有源区域car2上的第二区域rg2。以这种方式，主锁存器块mal可以从第一有源区域car1延伸到第二有源区域car2。
50.主锁存器块mal的第一区域rg1可以具有第三边界bd3和第四边界bd4。第三边界bd3和第四边界bd4可以在第一方向d1上彼此相反。第三边界bd3和第四边界bd4可以在第二方向d2上延伸。第三边界bd3可以与第一电源线m1_r1的第一侧壁sw3对准，第四边界bd4可以与第二电源线m1_r2的第二侧壁sw4对准。主锁存器块mal的第二区域rg2可以具有第五边界bd5。第五边界bd5可以与第三电源线m1_r3的第二侧壁sw4对准。当从平面图观看时，主锁存器块mal可以具有多边形形状并且可以形成触发器电路的连续边界区域。
51.第一从锁存器块sll1可以提供在第二有源区域car2上。主锁存器块mal的第一区域rg1可以在第一方向d1上与第一从锁存器块sll1相邻。主锁存器块mal的第二区域rg2可以在第二方向d2上与第一从锁存器块sll1相邻。第一从锁存器块sll1可以包括第二电源线m1_r2的一部分和第三电源线m1_r3的一部分。
52.第一从锁存器块sll1可以具有第六边界bd6和第七边界bd7。第六边界bd6和第七边界bd7可以在第一方向d1上彼此相反。第六边界bd6和第七边界bd7可以在第二方向d2上延伸。第六边界bd6可以与第二电源线m1_r2的第一侧壁sw3对准，第七边界bd7可以与第三电源线m1_r3的第二侧壁sw4对准。当从平面图观看时，第一从锁存器块sll1可以具有矩形形状并且可以形成触发器电路的连续边界区域。
53.在第二重叠区域or2中，主锁存器块mal的第一区域rg1和第一从锁存器块sll1彼此重叠。第二重叠区域or2可以在第二方向d2上延伸。第二重叠区域or2可以与第二电源线m1_r2基本重叠。第二重叠区域or2可以在第一方向d1上具有第二宽度w2。主锁存器块mal和第一从锁存器块sll1可以通过第二重叠区域or2共用第二电源线m1_r2。以这种方式，形成触发器电路的子电路中的至少第一子电路(例如主锁存器电路mal)和第二子电路(例如包括第一从锁存器块sll1和第二锁存器块sll2的从锁存器电路sll)在平面图中在第二重叠区域(例如or2)中重叠。第一重叠区域包括用于第一子电路的第一连续边界区域的部分和用于第二子电路的第二连续边界区域的部分。
54.在第四重叠区域or4中，主锁存器块mal的第二区域rg2和第一从锁存器块sll1彼此重叠。第四重叠区域or4可以在第一方向d1上延伸。第四重叠区域or4可以在第二方向d2上具有第四宽度w4。第四宽度w4可以小于第二宽度w2。
55.主锁存器块mal和第一从锁存器块sll1可以通过第四重叠区域or4共用第二有源区域car2。由主锁存器块mal和第一从锁存器块sll1共用的第二有源区域car2可以是第二电源线m1_r2和第三电源线m1_r3电连接到的区域。
56.时钟驱动器块cld可以提供在第二有源区域car2上。扫描mux块scm可以在第一方向d1上与时钟驱动器块cld相邻。第一从锁存器块sll1可以在第二方向d2上与时钟驱动器块cld相邻。时钟驱动器块cld可以包括第二电源线m1_r2的一部分和第三电源线m1_r3的一部分。
57.时钟驱动器块cld可以具有第八边界bd8和第九边界bd9。第八边界bd8和第九边界bd9可以在第一方向d1上彼此相反。第八边界bd8和第九边界bd9可以在第二方向d2上延伸。第八边界bd8可以与第二电源线m1_r2的第一侧壁sw3对准，第九边界bd9可以与第三电源线m1_r3的第二侧壁sw4对准。当从平面图观看时，时钟驱动器块cld可以具有矩形形状并且可以形成触发器电路的连续边界区域。
58.第二从锁存器块sll2可以提供在第二有源区域car2上。扫描mux块scm可以在第一方向d1上与第二从锁存器块sll2相邻。时钟驱动器块cld可以在第二方向d2上与第二从锁存器块sll2相邻。时钟驱动器块cld可以插设在第一从锁存器块sll1和第二从锁存器块sll2之间。第一从锁存器块sll1可以在第二方向d2上与第二从锁存器块sll2间隔开。第二从锁存器块sll2可以包括第二电源线m1_r2的一部分和第三电源线m1_r3的一部分。
59.第二从锁存器块sll2可以具有第十边界bd10和第十一边界bd11。第十边界bd10和第十一边界bd11可以在第一方向d1上彼此相反。第十边界bd10和第十一边界bd11可以在第二方向d2上延伸。第十边界bd10可以与第二电源线m1_r2的第一侧壁sw3对准，第十一边界bd11可以与第三电源线m1_r3的第二侧壁sw4对准。当从平面图观看时，第二从锁存器块sll2可以具有矩形形状并且可以形成触发器电路的连续边界区域。
60.输出块out可以提供在第二有源区域car2上。扫描mux块scm可以在第一方向d1上与输出块out相邻。第二从锁存器块sll2可以在第二方向d2上与输出块out相邻。从锁存器电路sll和输出电路out可以在扫描mux电路scm和主锁存器电路mal的第一区域rg1的平面高度下面布置在彼此相同的平面高度处，并且可以沿着平面长度方向相对于彼此相邻地布置。当从(如例如图5中显示的)平面图观看时，扫描mux电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路可以布置在矩形区域内。输出块out可以包括第二电源线m1_r2的一部分和第三电源线m1_r3的一部分。
61.输出块out可以具有第十二边界bd12和第十三边界bd13。第十二边界bd12和第十三边界bd13可以在第一方向d1上彼此相反。第十二边界bd12和第十三边界bd13可以在第二方向d2上延伸。第十二边界bd12可以与第二电源线m1_r2的第一侧壁sw3对准，第十三边界bd13可以与第三电源线m1_r3的第二侧壁sw4对准。输出块out可以具有矩形形状。
62.在第三重叠区域or3中，输出块out和第二从锁存器块sll2彼此重叠。第三重叠区域or3可以在第一方向d1上延伸。第三重叠区域or3可以在第二方向d2上具有第三宽度w3。第三宽度w3可以小于第二宽度w2。第三宽度w3可以基本上等于第四宽度w4。
63.输出块out和第二从锁存器块sll2可以通过第三重叠区域or3共用第二有源区域car2。由输出块out和第二从锁存器块sll2共用的第二有源区域car2可以是第二电源线m1_r2和第三电源线m1_r3电连接到的区域。此外，如下面例如结合图6b进一步描述的，第三重叠区域or3可以包括第一有源器件(诸如晶体管)，其是形成输出电路out的子电路的部分并且也是形成从锁存器电路sll的子电路的部分。该晶体管可以包括被输出电路out和从锁存器电路sll共用的源极/漏极区域(例如将在下面描述的源极/漏极图案)。
64.因此，如从图5的示例实施方式可见的，当从平面图观看时，至少第一子电路(诸如输出电路out或扫描mux电路scm)和第二子电路(诸如从锁存器电路sll)在第一重叠区域(例如or3或or1)中重叠。注意，术语诸如“第一”、“第二”、“第三”等可以在这里用作命名约定并可以基于讨论的上下文而被不同地使用来描述电路和器件的不同部分。例如，第一重
叠区域(例如or3或or1)包括用于第一子电路的第一连续边界区域(例如输出块out或扫描mux块scm)的部分和用于第二子电路的第二连续边界区域(例如第二从锁存器块sll2)的部分。第二子电路(例如从锁存器电路sll)包括第三连续边界区域(例如第一从锁存器块sll1)。一起输出第二子电路(例如用于从锁存器电路sll)的结果信号的所述多个有源器件中的第一组有源器件位于第二连续边界区域(例如第二从锁存器块sll2)中，一起输出第二子电路的结果信号的所述多个有源器件中的其余部分位于第三连续边界区域(例如第一从锁存器块sll1)中。此外，触发器电路的第三子电路(例如时钟驱动器电路cld)的至少部分位于第二连续边界区域与第三连续边界区域之间的第四连续边界区域(例如时钟驱动器块cld)中。
65.在第一重叠区域or1中，扫描mux块scm与时钟驱动器块cld、第二从锁存器块sll2和输出块out重叠。第一重叠区域or1可以在第二方向d2上延伸。第一重叠区域or1可以在第二方向d2上从输出块out延伸到时钟驱动器块cld。第一重叠区域or1可以与第二电源线m1_r2基本上重叠。第一重叠区域or1可以在第一方向d1上具有第一宽度w1。第一宽度w1可以基本上等于第二宽度w2。
66.扫描mux块scm与时钟驱动器块cld、第二从锁存器块sll2和输出块out可以通过第一重叠区域or1共用第二电源线m1_r2。如所示的，扫描mux电路scm的在第一重叠区域(例如or1)中的第一部分与时钟驱动器电路cld的在第一重叠区域中的第一部分重叠，并且与其共用第二电源线m1_r2的在第一重叠区域中的部分，扫描mux电路scm的第二部分在平面高度方向上与时钟驱动器电路(cld)的第二部分隔着第一重叠区域相邻而不重叠。
67.图6a至图6d是分别沿着图3的线a-a'、b-b'、c-c'和d-d'截取的剖视图。图3和图6a至图6d所示的半导体器件可以是实际上在衬底上实现的触发器电路(例如参照图1至图5描述的)的示例。
68.参照图3、图4、图5和图6a至图6d，第一触发器单元ff1可以提供在衬底100上。构成逻辑电路的逻辑晶体管可以设置在第一触发器单元ff1上。
69.衬底100可以包括pmosfet区域pr和nmosfet区域nr。衬底100可以是包括硅、锗、硅锗等的半导体衬底或化合物半导体衬底。例如，衬底100可以是硅晶片。
70.pmosfet区域pr和nmosfet区域nr可以构成第一有源区域car1。第一有源区域car1的pmosfet区域pr可以在第一方向d1上与nmosfet区域nr相邻。pmosfet区域pr和nmosfet区域nr可以构成第二有源区域car2。第二有源区域car2的nmosfet区域nr可以在第一方向d1上与pmosfet区域pr相邻。每个pmosfet区域pr和nmosfet区域nr可以被描述为有源区域。
71.pmosfet区域pr和nmosfet区域nr可以由形成在衬底100的上部中的第二沟槽tr2限定。第二沟槽tr2可以位于pmosfet区域pr和nmosfet区域nr之间。pmosfet区域pr和nmosfet区域nr可以在第一方向d1上彼此间隔开，第二沟槽tr2插设在它们之间。pmosfet区域pr和nmosfet区域nr中的每个可以在与第一方向d1交叉的第二方向d2上延伸。
72.第一有源图案ap1和第二有源图案ap2可以分别提供在pmosfet区域pr和nmosfet区域nr上。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸并且可以彼此平行。第一有源图案ap1和第二有源图案ap2可以从衬底100的表面垂直地突出，并可以是衬底的部分(例如在蚀刻工艺中形成的部分)，或者可以从衬底外延地生长。第一沟槽tr1可以设置在第一有源图案ap1中的相邻的第一有源图案之间以及在第二有源图案ap2中的相邻的
第二有源图案之间。第一沟槽tr1可以比第二沟槽tr2浅。
73.器件隔离层st可以填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可以由硅氧化物形成或包括硅氧化物。第一有源图案ap1的上部和第二有源图案ap2的上部可以垂直地突出超过器件隔离层st(例如见图6d)。第一有源图案ap1的上部和第二有源图案ap2的上部中的每个可以像鳍一样地成形。器件隔离层st可以不覆盖第一有源图案ap1的上部和第二有源图案ap2的上部。器件隔离层st可以覆盖第一有源图案ap1的下部侧壁和第二有源图案ap2的下部侧壁。
74.第一源极/漏极图案sd1可以提供在第一有源图案ap1的上部上。第一源极/漏极图案sd1可以是第一导电类型(例如p型)的杂质区域。第一沟道图案ch1可以插设在一对第一源极/漏极图案sd1之间。第二源极/漏极图案sd2可以提供在第二有源图案ap2的上部上。第二源极/漏极图案sd2可以是第二导电类型(例如n型)的杂质区域。第二沟道图案ch2可以插设在一对第二源极/漏极图案sd2之间。
75.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是通过选择性外延生长工艺形成的外延图案。作为一示例，第一源极/漏极图案sd1和第二源极/漏极图案sd2可以具有与第一沟道图案ch1的顶表面和第二沟道图案ch2的顶表面共面的顶表面。作为另一示例，第一源极/漏极图案sd1的顶表面和第二源极/漏极图案sd2的顶表面可以高于第一沟道图案ch1的顶表面和第二沟道图案ch2的顶表面。
76.第一源极/漏极图案sd1可以包括半导体材料(例如sige)，其晶格常数大于衬底100中的半导体元素的晶格常数。因此，第一源极/漏极图案sd1可以对第一沟道图案ch1施加压应力。作为一示例，第二源极/漏极图案sd2可以包括与衬底100相同的半导体材料(例如si)。
77.第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个的上部在第二方向d2上的宽度可以是第三宽度w3。第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个的上部的宽度可以基本上等于第三重叠区域or3的第三宽度w3。如这里使用的术语诸如“相同”、“相等”、“平面”或“共面”涵盖完全相同或接近完全相同(其包括例如由于制造工艺而可能发生的变化)。除非上下文或其它陈述另外地指示，否则这里可以使用术语“基本上”来强调这种含义。
78.栅电极ge可以被提供为与第一有源图案ap1和第二有源图案ap2交叉并在第一方向d1上延伸。栅电极ge可以在第二方向d2上布置。当在平面图中观看时，栅电极ge可以与第一沟道图案ch1和第二沟道图案ch2重叠。每个栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个的顶表面和相反的侧表面。
79.返回参照图6d，第一栅电极ge可以提供在第一沟道图案ch1的第一顶表面ts1上和第一沟道图案ch1的第一侧壁sw1中的至少一个上。第二栅电极ge可以提供在第二沟道图案ch2的第二顶表面ts2上和第二沟道图案ch2的第二侧壁sw2中的至少一个上。例如，根据本实施方式的晶体管可以是三维场效应晶体管(例如finfet)，其中栅电极ge设置为三维地围绕沟道图案ch1和ch2。在一些实施方式中，如图6d所示，一个栅电极ge跨越重叠区域(例如or2)，并且有源区域中的两个被该重叠区域分隔开。
80.返回参照图3、图4、图5和图6a至图6d，一对栅极间隔物gs可以设置在每个栅电极ge的相反的侧表面上。栅极间隔物gs可以沿着栅电极ge并在第一方向d1上延伸。栅极间隔
物gs的顶表面可以高于栅电极ge的顶表面。栅极间隔物gs的顶表面可以与将在下面描述的第一层间绝缘层110的顶表面共面。栅极间隔物gs可以由sicn、sicon和sin中的至少一种形成，或包括sicn、sicon和sin中的至少一种。在一实施方式中，栅极间隔物gs可以是多层结构，其包括选自sicn、sicon和sin中的至少两种不同的材料。
81.栅电极ge可以通过栅极分隔图案gdp被分成多个栅电极ge。例如，栅极分隔图案gdp可以将在第一方向d1上延伸的栅电极ge分成在第一方向d1上布置的两个栅电极ge。栅极分隔图案gdp可以包括绝缘材料(例如sio、sion、sicn、sicon和sin中的至少一种)。
82.栅极覆盖图案gp可以提供在每个栅电极ge上。栅极覆盖图案gp可以沿着栅电极ge并在第一方向d1上延伸。栅极覆盖图案gp可以由相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料中的至少一种形成，或包括所述材料中的至少一种。具体地，栅极覆盖图案gp可以由sion、sicn、sicon和sin中的至少一种形成，或包括sion、sicn、sicon和sin中的至少一种。
83.栅极电介质图案gi可以插设在栅电极ge和第一有源图案ap1之间以及在栅电极ge和第二有源图案ap2之间。栅极电介质图案gi可以沿着在其上的栅电极ge的底表面延伸。作为一示例，栅极电介质图案gi可以覆盖第一沟道图案ch1的第一顶表面ts1和两个相反的第一侧壁sw1。栅极电介质图案gi可以覆盖第二沟道图案ch2的第二顶表面ts2和两个相反的第二侧壁sw2。栅极电介质图案gi可以覆盖在栅电极ge下面的器件隔离层st的顶表面(例如见图6d)。
84.在一实施方式中，栅极电介质图案gi可以由其介电常数高于硅氧化物层的介电常数的高k电介质材料形成，或包括所述高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种。
85.栅电极ge可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以提供在栅极电介质图案gi上并可以与第一沟道图案ch1和第二沟道图案ch2相邻。第一金属图案可以包括功函数金属，其能够用于调节晶体管的阈值电压。通过调节第一金属图案的厚度和组成，可以实现具有期望的阈值电压的晶体管。
86.第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括从由钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)组成的组选择的至少一种金属以及氮(n)。第一金属图案还可以包括碳(c)。第一金属图案可以包括堆叠的多个功函数金属层。
87.第二金属图案可以包括金属性材料，该金属性材料的电阻低于第一金属图案。例如，第二金属图案可以包括从由钨(w)、铝(al)、钛(ti)和钽(ta)组成的组选择的至少一种金属。
88.第一层间绝缘层110可以提供在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间绝缘层110的顶表面可以与栅极覆盖图案gp的顶表面和栅极间隔物gs的顶表面基本上共面。第二层间绝缘层120可以提供在第一层间绝缘层110上以覆盖栅极覆盖图案gp。第三层间绝缘层130可以提供在第二层间绝缘层120上。第四层间绝缘层140可以提供在第三层间绝缘层130上。在一实施方式中，第一至第四层间绝缘层110-140可以由硅氧化物形成或包括硅氧化物。
89.有源接触ac可以提供为穿透第一层间绝缘层110和第二层间绝缘层120，并可以分别电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。每个有源接触ac可以提供在一对栅电极ge之间。
90.有源接触ac可以是自对准接触。例如，有源接触ac可以通过使用栅极覆盖图案gp和栅极间隔物gs的自对准工艺形成。例如，有源接触ac可以覆盖栅极间隔物gs的侧表面的至少一部分。尽管没有示出，但是在某些实施方式中，有源接触ac可以覆盖栅极覆盖图案gp的顶表面的一部分。
91.硅化物图案sc可以插设在有源接触ac和第一源极/漏极图案sd1之间以及有源接触ac和第二源极/漏极图案sd2之间。有源接触ac可以通过硅化物图案sc电连接到源极/漏极图案sd1或sd2。硅化物图案sc可以由金属硅化物材料(例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物)中的至少一种形成，或包括所述金属硅化物材料中的至少一种。
92.有源接触ac可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。例如，导电图案fm可以由铝、铜、钨、钼和钴中的至少一种金属形成，或包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案bm可以覆盖导电图案fm的侧表面和底表面。阻挡图案bm可以包括金属层和金属氮化物层中的至少一种。该金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成，或包括钛、钽、钨、镍、钴和铂中的至少一种。该金属氮化物层可以由钛氮化物(tin)、钽氮化物(tan)、钨氮化物(wn)、镍氮化物(nin)、钴氮化物(con)和铂氮化物(ptn)中的至少一种形成，或包括钛氮化物(tin)、钽氮化物(tan)、钨氮化物(wn)、镍氮化物(nin)、钴氮化物(con)和铂氮化物(ptn)中的至少一种。
93.在第三重叠区域or3上的有源接触ac的最大宽度可以基本上等于第三宽度w3。详细地，在第三重叠区域or3上的有源接触ac的上部可以具有第三宽度w3。在第三重叠区域or3上的有源接触ac的宽度可以在从顶部到底部的向下方向上逐渐减小。
94.由第一互连线m1组成的第一金属层可以提供在第三层间绝缘层130中。第一互连线m1可以在第二方向d2上延伸并且可以彼此平行。每条第一互连线m1可以是在第二方向d2上延伸的线形或条形图案。
95.第一互连线m1可以包括第一至第三电源线m1_r1、m1_r2和m1_r3。第一至第三电源线m1_r1、m1_r2和m1_r3中的每条在第一方向d1上的宽度可以是第一宽度w1或第二宽度w2。换句话说，第一至第三电源线m1_r1、m1_r2和m1_r3中的每条的宽度可以基本上等于第一重叠区域or1的第一宽度w1。第一至第三电源线m1_r1、m1_r2和m1_r3中的每条的宽度可以基本上等于第二重叠区域or2的第二宽度w2。
96.第一下通路v1_a可以分别插设在第一互连线m1和有源接触ac之间以将它们电连接到彼此。第二下通路v1_b可以分别插设在第一互连线m1和栅电极ge之间以将它们电连接到彼此。
97.如从图6c可见的，在一些实施方式中，共用的导电通路(例如v1_a)接触并电连接到第一互连线，诸如电源线(例如m1_r2(vss))，并设置在第一互连线下面。第一有源接触(例如ac)连接到共用的导电通路和第一子电路(例如扫描mux电路scm)的源极/漏极图案(例如第二源极/漏极图案sd2中的一个)。第二有源接触(例如ac)连接到共用的导电通路和第二子电路(例如时钟驱动器电路cld)的源极/漏极图案(例如第二源极/漏极图案sd2中的另一个)。如图6c所示，在平面图中，重叠区域(例如or1)水平地在第一子电路的源极/漏极
图案与第二子电路的源极/漏极图案之间。此外，第一子电路(例如扫描mux电路scm)的源极/漏极图案(例如sd2)在用于第一子电路的连续边界区域中并且在重叠区域外面，第二子电路(例如时钟驱动器电路cld)的源极/漏极图案(例如sd2)在用于第二子电路的连续边界区域中并且在重叠区域外面。如可见的，第一有源接触与第二有源接触水平地分隔开。
98.如从图6c还可以看出的，多个有源区域(例如car1的pr、car1的nr、car2的nr和car2的pr)在第一方向上布置在衬底上，多个有源接触(例如ac)分别形成在所述多个有源区域上并且电连接到所述多个有源区域，彼此相邻的有源接触在第一方向d1上分隔开一分隔距离。在一个实施方式中，如图6c所示，相邻的有源接触之间在重叠区域(例如图6c中的or1)中的分隔距离小于相邻的有源接触之间在重叠区域之外的分隔距离。如图6c所示，相邻的有源区域是鳍型有源区域。然而，在一些实施方式中，相邻的有源区域可以是例如环栅型有源区域。
99.第一至第三电源线m1_r1、m1_r2和m1_r3中的每条可以公共地连接到在第一方向d1上彼此相邻的有源接触ac。例如，返回参照图6c，第二电源线m1_r2可以通过第一下通路v1_a公共地连接到第一有源区域car1的nmosfet区域nr上的有源接触ac以及第二有源区域car2的nmosfet区域nr上的有源接触ac。
100.在第一有源区域car1和第二有源区域car2上的第一互连线m1中的每条可以在第一方向d1上具有第五宽度w5。第一至第三电源线m1_r1、m1_r2和m1_r3中的每条的第一宽度w1可以是第五宽度w5的1.5至5倍大。
101.由第二互连线m2组成的第二金属层可以提供在第四层间绝缘层140中。第二互连线m2可以在第一方向d1上延伸并且可以彼此平行。每条第二互连线m2可以是在第一方向d1上延伸的线形或条形图案。第二通路v2可以分别插设在第二互连线m2和第一互连线m1之间，并可以将第一互连线m1和第二互连线m2电连接到彼此。
102.在一实施方式中，第一互连线m1、第一下通路v1_a和第二下通路v1_b、第二互连线m2和第二通路v2可以包括相同的导电材料或者可以由相同的导电材料形成。例如，第一互连线m1、第一下通路v1_a和第二下通路v1_b、第二互连线m2和第二通路v2可以由选自铝、铜、钨、钼和钴的至少一种金属性材料形成，或包括选自铝、铜、钨、钼和钴的至少一种金属性材料。尽管没有示出，但是多个堆叠的金属层可以进一步设置在第四层间绝缘层140上。每个堆叠的金属层可以包括布线(routing line)。
103.图7a至图7d是剖视图，其分别沿着图3的线a-a'、b-b'、c-c'和d-d'截取以示出根据发明构思的一实施方式的半导体器件。在下面的描述中，之前参照图3、图4、图5和图6a至图6d描述的元件可以由相同的附图标记标识，而不重复其重复的描述。
104.参照图3、图4、图5和图7a至图7d，第一触发器单元ff1可以提供在衬底100上。衬底100可以包括第一有源区域car1和第二有源区域car2。第一有源区域car1和第二有源区域car2中的每个可以包括pmosfet区域pr和nmosfet区域nr。
105.器件隔离层st可以提供在衬底100上。器件隔离层st可以在衬底100的上部中限定第一有源图案ap1和第二有源图案ap2。第一有源图案ap1和第二有源图案ap2可以分别限定在pmosfet区域pr和nmosfet区域nr上。
106.第一有源图案ap1可以包括垂直堆叠的第一沟道图案ch1。堆叠的第一沟道图案ch1可以在第三方向d3上彼此间隔开。当在平面图中观看时，堆叠的第一沟道图案ch1可以
彼此重叠。第二有源图案ap2可以包括垂直堆叠的第二沟道图案ch2。堆叠的第二沟道图案ch2可以在第三方向d3上彼此间隔开。当在平面图中观看时，堆叠的第二沟道图案ch2可以彼此重叠。第一沟道图案ch1和第二沟道图案ch2可以由硅(si)、锗(ge)和硅锗(sige)中的至少一种形成，或包括硅(si)、锗(ge)和硅锗(sige)中的至少一种。
107.第一有源图案ap1还可以包括第一源极/漏极图案sd1。堆叠的第一沟道图案ch1可以插设在每对相邻的第一源极/漏极图案sd1之间。堆叠的第一沟道图案ch1可以将该对相邻的第一源极/漏极图案sd1连接到彼此。
108.第二有源图案ap2还可以包括第二源极/漏极图案sd2。堆叠的第二沟道图案ch2可以插设在每对相邻的第二源极/漏极图案sd2之间。堆叠的第二沟道图案ch2可以将该对相邻的第二源极/漏极图案sd2连接到彼此。
109.栅电极ge可以被提供为与第一沟道图案ch1和第二沟道图案ch2交叉并在第一方向d1上延伸。当在平面图中观看时，栅电极ge可以与第一沟道图案ch1和第二沟道图案ch2重叠。一对栅极间隔物gs可以设置在栅电极ge的相反的侧表面上。栅极覆盖图案gp可以提供在栅电极ge上。
110.栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个(例如见图7d)。栅电极ge可以提供在第一沟道图案ch1的第一顶表面ts1、第一侧壁sw1的至少一个、以及第一底表面bs1上。栅电极ge可以提供在第二沟道图案ch2的第二顶表面ts2、第二侧壁sw2的至少一个、以及第二底表面bs2上。换句话说，栅电极ge可以包围第一沟道图案ch1和第二沟道图案ch2中的每个的顶表面、底表面和相反的侧表面。根据本实施方式的晶体管可以是三维场效应晶体管(例如多桥沟道场效应晶体管(mbcfet))，其中栅电极ge被提供为三维地围绕沟道图案ch1和ch2。
111.栅极电介质图案gi可以提供在第一沟道图案chl和第二沟道图案ch2中的每个与栅电极ge之间。栅极电介质图案gi可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个。
112.在nmosfet区域nr上，绝缘图案ip可以插设在栅极电介质图案gi和第二源极/漏极图案sd2之间。栅电极ge可以通过栅极电介质图案gi和绝缘图案ip与第二源极/漏极图案sd2间隔开。相反，在pmosfet区域pr上，可以省略绝缘图案ip。
113.第一层间绝缘层110和第二层间绝缘层120可以提供在衬底100的整个顶表面上。有源接触ac可以被提供为穿透第一层间绝缘层110和第二层间绝缘层120并且被提供为分别连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。
114.第三层间绝缘层130可以提供在第二层间绝缘层120上。第四层间绝缘层140可以提供在第三层间绝缘层130上。第一金属层可以提供在第三层间绝缘层130中。第一金属层可以包括第一互连线m1、第一下通路v1_a和第二下通路v1_b。第二金属层可以提供在第四层间绝缘层140中。第二金属层可以包括第二互连线m2和第二通路v2。
115.图8是示出根据发明构思的一实施方式的半导体器件的触发器电路的逻辑电路图。在下面的描述中，之前参照图2描述的元件可以由相同的附图标记标识，而不重复其重复的描述。
116.参照图8，第一触发器单元ff1可以包括扫描mux块scm、主锁存器块mal、从锁存器块sll、时钟驱动器块cld和输出块out。图8的从锁存器块sll可以与图2的从锁存器块sll的
不同之处在于，nor门被反相器代替。除了这个差异之外，图8的第一触发器单元ff1的电路图可以与图2的第一触发器单元ff1的电路图基本相同。
117.图9是示出根据发明构思的一实施方式的构成半导体器件的触发器单元的多个块的平面图。图10是示出构成图9的触发器单元的多个块的平面图。具体地，图10仅简要地示出构成图9的平面图中的触发器单元的块。在下面的描述中，之前参照图1至图5描述的元件可以由相同的附图标记标识，而不重复其重复的描述。
118.参照图8至图10，第一触发器单元ff1可以提供在衬底100上。第一触发器单元ff1可以包括扫描mux块scm、主锁存器块mal、第一从锁存器块sll1、第二从锁存器块sll2、第一时钟驱动器块cld1、第二时钟驱动器块cld2和输出块out。第一从锁存器块sll1和第二从锁存器块sll2可以构成图8的从锁存器块(例如从锁存器电路)sll。第一时钟驱动器块cld1和第二时钟驱动器块cld2可以构成图8的时钟驱动器块(例如时钟驱动器电路)cld。
119.在本实施方式中，扫描mux块scm、主锁存器块mal、第一从锁存器块sll1、第二从锁存器块sll2、第一时钟驱动器块cld1、第二时钟驱动器块cld2以及输出块out中的每个可以具有矩形形状。此外，类似于图1-5和图6a-6d，这些块包括电路，所以这些块在这里也被描述为扫描mux电路scm、主锁存器电路mal、从锁存器电路sll、时钟驱动器电路cld以及输出电路out。这些电路中的每个也可以被描述为子电路，例如触发器单元的子电路。
120.扫描mux块scm可以提供在第一有源区域car1上。主锁存器块mal可以提供在第一有源区域car1上。主锁存器块mal可以不与第二有源区域car2重叠并且可以与第二有源区域car2间隔开。主锁存器块mal可以在第二方向d2上与扫描mux块scm相邻。
121.主锁存器块mal可以包括第一电源线m1_r1的一部分和第二电源线m1_r2的一部分。主锁存器块mal可以不包括第三电源线m1_r3。例如，主锁存器块mal可以不与第三电源线m1_r3重叠并且可以与第三电源线m1_r3间隔开。根据本实施方式的主锁存器块mal可以不包括之前参照图5描述的第二区域rg2。
122.主锁存器块mal可以具有第三边界bd3和第四边界bd4。第三边界bd3和第四边界bd4可以在第一方向d1上彼此相反。第三边界bd3和第四边界bd4可以在第二方向d2上延伸。第三边界bd3可以与第一电源线m1_r1的第一侧壁sw3对准，第四边界bd4可以与第二电源线m1_r2的第二侧壁sw4对准。主锁存器块mal可以不具有之前参照图5描述的第五边界bd5。
123.第一时钟驱动器块cld1可以提供在第二有源区域car2上。主锁存器块mal可以在第一方向d1上与第一时钟驱动器块cld1相邻。第一时钟驱动器块cld1可以具有第十四边界bd14和第十五边界bd15。第十四边界bd14和第十五边界bd15可以在第二方向d2上延伸。第十四边界bd14可以与第二电源线m1_r2的第一侧壁sw3对准，第十五边界bd15可以与第三电源线m1_r3的第二侧壁sw4对准。
124.第一从锁存器块sll1可以提供在第二有源区域car2上。主锁存器块mal可以在第一方向d1上与第一从锁存器块sll1相邻。
125.在第二重叠区域or2中，主锁存器块mal与第一时钟驱动器块cld1和第一从锁存器块sll1重叠。第二重叠区域or2可以在第二方向d2上延伸。第二重叠区域or2可以与第二电源线m1_r2基本上重叠。第二重叠区域or2可以在第一方向d1上具有第二宽度w2。主锁存器块mal与第一时钟驱动器块cld1和第一从锁存器块sll1一起可以通过第二重叠区域or2共用第二电源线m1_r2。
126.第二时钟驱动器块cld2提供在第二有源区域car2上。扫描mux块scm在第一方向d1上与第二时钟驱动器块cld2相邻。第一从锁存器块sll1在第二方向d2上与第二时钟驱动器块cld2相邻。
127.第二从锁存器块sll2提供在第二有源区域car2上。第二时钟驱动器块cld2在第二方向d2上与第二从锁存器块sll2相邻。第二时钟驱动器块cld2插设在第一从锁存器块sll1和第二从锁存器块sll2之间。
128.输出块out提供在第二有源区域car2上。根据本实施方式，可以省略图5的其中输出块out和第二从锁存器块sll2彼此重叠的第三重叠区域or3。
129.在第一重叠区域or1中，扫描mux块scm与第二时钟驱动器块cld2、第二从锁存器块sll2和输出块out重叠。第一重叠区域or1在第二方向d2上延伸。第一重叠区域or1可以在第二方向d2上从输出块out延伸到第二时钟驱动器块cld2。第一重叠区域or1可以与第二电源线m1_r2基本上重叠。第一重叠区域or1可以在第一方向d1上具有第一宽度w1。第一宽度w1可以基本上等于第二宽度w2。
130.图11是剖视图，其沿着图3的线a-a'截取以示出根据发明构思的一实施方式的半导体器件。图12a和图12b是剖视图，其沿着图3的线a-a'和b-b'截取以示出根据发明构思的另一实施方式的半导体器件。图13a和图13b是剖视图，其沿着图3的线a-a'和b-b'截取以示出根据发明构思的另一实施方式的半导体器件。在下面的描述中，之前参照图3、图4、图5和图6a至图6d描述的元件可以由相同的附图标记标识，而不重复其重复的描述。在图11、12a、12b、13a中没有示出有源接触ac，以及在图13b中仅示出部分有源接触ac。
131.参照图11，栅极接触gc可以被提供为穿透第二层间绝缘层120和栅极覆盖图案gp并且可以分别电连接到栅电极ge。栅极接触gc可以具有与第二层间绝缘层120的顶表面共面的顶表面。例如，栅极接触gc的顶表面可以与图6b的有源接触ac的顶表面共面。
132.栅极接触gc可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。栅极接触gc的导电图案fm和阻挡图案bm可以配置为具有与以上描述的有源接触ac中的那些基本上相同的特征。
133.第二下通路v1_b可以提供在栅极接触gc上。栅电极ge和第一互连线m1可以通过栅极接触gc和第二下通路v1_b而彼此电连接。
134.参照图12a和图12b，第五层间绝缘层150可以另外地插设在第二层间绝缘层120和第三层间绝缘层130之间。中间接触imc可以提供在第五层间绝缘层150中。中间接触imc中的至少一个可以插设在有源接触ac和第一下通路v1_a之间。中间接触imc中的至少一个可以插设在栅极接触gc和第二下通路v1_b之间。
135.参照图13a和13b，可以省略第一下通路v1_a和第二下通路v1_b。有源接触ac的顶表面可以接触第一互连线m1的底表面。栅极接触gc的顶表面可以接触第一互连线m1的底表面。如这里使用的，被描述为接触彼此或彼此接触的项目是直接连接(例如触碰)。
136.图14a至图14c是放大的平面图，每个平面图示出根据发明构思的一实施方式的半导体器件的一部分(例如图3的
‘
m’)。在下面的描述中，之前参照图3、图4、图5和图6a至图6d描述的元件可以由相同的附图标记标识，而不重复其重复的描述。
137.参照图14a，栅极分隔图案gdp可以插设于在第一方向d1上彼此相邻的栅电极ge之间。栅极分隔图案gdp可以具有椭圆形状。
138.详细地，栅极分隔图案gdp可以具有面对栅电极ge的端部gdpd。栅电极ge可以具有面对栅极分隔图案gdp的端部ged。栅极分隔图案gdp的端部gdpd可以朝向栅电极ge凸起地突出。栅电极ge的端部ged可以凹入地凹陷以与栅极分隔图案gdp的端部gdpd配合地(fittingly)接合。如图14a所示，栅极分隔图案gdp可以在其邻接第一栅电极(例如图14a中的上栅电极)的位置在第一方向d1上朝向第一栅电极凸起地突出，并可以在其邻接第二栅电极(例如图14a中的下栅电极)的位置在与第一方向d1相反的方向上朝向第二栅电极凸起地突出。
139.参照图14b，栅极分隔图案gdp可以插设于在第一方向d1上彼此相邻的栅电极ge之间。栅极分隔图案gdp可以具有矩形形状。详细地，栅极分隔图案gdp的端部gdpd可以平行于第二方向d2。栅电极ge的端部ged可以平行于第二方向d2。
140.参照图14c，栅极分隔图案gdp可以插设于在第一方向d1上彼此相邻的栅电极ge之间。具体地，栅电极ge的端部ged可以朝向栅极分隔图案gdp凸起地突出。栅极分隔图案gdp的端部gdpd可以凹入地凹陷以与栅电极ge的端部ged配合地接合。
141.图15、图16和图17是平面图，每个平面图示出根据发明构思的一实施方式的构成触发器单元的多个块。在下面的描述中，之前参照图1至图5描述的元件可以由相同的附图标记标识，而不重复其重复的描述。
142.参照图15，第一触发器单元ff1包括扫描mux块scm、主锁存器块mal、从锁存器块sll、时钟驱动器块cld和输出块out。在本实施方式中，扫描mux块scm、主锁存器块mal、从锁存器块sll、时钟驱动器块cld和输出块out中的每个具有矩形形状。
143.扫描mux块scm和主锁存器块mal提供在第一有源区域car1上。主锁存器块mal在第二方向d2上与扫描mux块scm相邻。
144.在第三重叠区域or3中，扫描mux块scm和主锁存器块mal彼此重叠。第三重叠区域or3在第一方向d1上延伸。扫描mux块scm和主锁存器块mal通过第三重叠区域or3共用第一有源区域car1。由扫描mux块scm和主锁存器块mal共用的第一有源区域car1是第一电源线m1_r1和第二电源线m1_r2电连接到的区域。
145.从锁存器块sll、时钟驱动器块cld和输出块out提供在第二有源区域car2上。输出块out、时钟驱动器块cld和从锁存器块sll在第二方向d2上顺序地布置。
146.在第四重叠区域or4中，时钟驱动器块cld和从锁存器块sll彼此重叠。第四重叠区域or4在第一方向d1上延伸。时钟驱动器块cld和从锁存器块sll通过第四重叠区域or4共用第二有源区域car2。由时钟驱动器块cld和从锁存器块sll共用的第二有源区域car2是第二电源线m1_r2和第三电源线m1_r3电连接到的区域。
147.在第一重叠区域or1中，扫描mux块scm与时钟驱动器块cld和输出块out重叠。在第二重叠区域or2中，主锁存器块mal和从锁存器块sll彼此重叠。第一重叠区域or1和第二重叠区域or2中的每个可以在第二方向d2上延伸。第一重叠区域or1和第二重叠区域or2可以与第二电源线m1_r2基本上重叠。
148.参照图16，第一触发器单元ff1可以包括扫描mux块scm、第一主锁存器块mal1、第二主锁存器块mal2、从锁存器块sll、第一时钟驱动器块cld1、第二时钟驱动器块cld2和输出块out。在本实施方式中，扫描mux块scm、第一主锁存器块mal1、第二主锁存器块mal2、从锁存器块sll、第一时钟驱动器块cld1、第二时钟驱动器块cld2和输出块out中的每个具有
矩形形状。
149.扫描mux块scm、第一主锁存器块mal1和第一时钟驱动器块cld1提供在第一有源区域car1上。扫描mux块scm、第一主锁存器块mal1和第一时钟驱动器块cld1在第二方向d2上顺序地布置。
150.在第四重叠区域or4中，扫描mux块scm和第一主锁存器块mal1彼此重叠。在第五重叠区域or5中，第一主锁存器块mal1和第一时钟驱动器块cld1彼此重叠。第四重叠区域or4和第五重叠区域or5中的每个在第一方向d1上延伸。
151.第二主锁存器块mal2、从锁存器块sll、第二时钟驱动器块cld2和输出块out提供在第二有源区域car2上。输出块out、第二时钟驱动器块cld2、从锁存器块sll和第二主锁存器块mal2在第二方向d2上顺序地布置。
152.在第六重叠区域or6中，从锁存器块sll和第二主锁存器块mal2彼此重叠。第六重叠区域or6在第一方向d1上延伸。
153.在第一重叠区域or1中，扫描mux块scm与从锁存器块sll、第二时钟驱动器块cld2和输出块out重叠。在第二重叠区域or2中，第一主锁存器块mal1和从锁存器块sll彼此重叠。在第三重叠区域or3中，第一时钟驱动器块cld1和第二主锁存器块mal2彼此重叠。第一至第三重叠区域or1、or2和or3中的每个在第二方向d2上延伸。第一至第三重叠区域or1、or2和or3可以与第二电源线m1_r2基本上重叠。
154.参照图17，第一触发器单元ff1可以包括扫描mux块scm、第一主锁存器块mal1、第二主锁存器块mal2、第一从锁存器块sll1、第二从锁存器块sll2、第一时钟驱动器块cld1、第二时钟驱动器块cld2和输出块out。在本实施方式中，扫描mux块scm、第一主锁存器块mal1、第二主锁存器块mal2、第一从锁存器块sll1、第二从锁存器块sll2、第一时钟驱动器块cld1、第二时钟驱动器块cld2和输出块out中的每个具有矩形形状。
155.第二主锁存器块mal2、第一从锁存器块sll1、第二从锁存器块sll2、第二时钟驱动器块cld2和输出块out提供在第二有源区域car2上。输出块out、第二从锁存器块sll2、第二时钟驱动器块cld2、第一从锁存器块sll1和第二主锁存器块mal2在第二方向d2上顺序地布置。
156.在第六重叠区域or6中，第一从锁存器块sll1和第二主锁存器块mal2彼此重叠。在第七重叠区域or7中，第二时钟驱动器块cld2和第一从锁存器块sll1彼此重叠。第六重叠区域or6和第七重叠区域or7中的每个在第一方向d1上延伸。
157.在第一重叠区域or1中，扫描mux块scm与第二从锁存器块sll2、第二时钟驱动器块cld2和输出块out重叠。在第二重叠区域or2中，第一主锁存器块mal1和第一从锁存器块sll1彼此重叠。在第三重叠区域or3中，第一时钟驱动器块cld1和第二主锁存器块mal2彼此重叠。第一至第三重叠区域or1、or2和or3中的每个在第二方向d2上延伸。第一至第三重叠区域or1、or2和or3可以与第二电源线m1_r2基本上重叠。
158.根据发明构思的一实施方式，半导体器件可以包括构成触发器单元并高效地设置在单元上的功能块，因此，可以改善触发器电路的性能。
159.尽管已经具体示出和描述了发明构思的示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。诸如“第一”、“第二”、“第三”等的序数可以被简单地用作某些元件、步骤等的标记，以
将这样的元件、步骤等彼此区分开。在说明书中没有使用“第一”、“第二”等描述的术语在权利要求中仍可以被称为“第一”或“第二”。此外，用特定序号(例如特定权利要求中用“第一”)引用的术语可以在其它地方用不同的序号(例如在说明书或另一权利要求中用“第二”)描述。
160.本申请要求于2019年9月6日在韩国知识产权局提交的韩国专利申请第10-2019-0110556号的优先权，其全部内容通过引用结合于此。