半导体装置及其制造方法与流程

[相关申请案]

本申请案享有以日本专利申请案2020-10348号(申请日：2020年1月24日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

本发明的实施方式涉及一种半导体装置及其制造方法。

背景技术：

当在衬底上配置配线的情况下，存在以绕过衬底上的其它构造物的方式配置配线的情况。在该情况下，该绕远可能会使半导体装置的制造步骤数增加，导致半导体装置的制造费用增加。

技术实现要素：

实施方式提供一种能够抑制与配线相关的制造步骤数增加的半导体装置及其制造方法。

根据一实施方式，半导体装置具备衬底、以及在与所述衬底的表面垂直的第1方向延伸的第1及第2半导体层。进而，所述装置具备分别设置在所述第1及第2半导体层上的第1及第2插塞、以及具有处于与所述第1及第2插塞的上表面相同的高度的上表面、及处于与所述第1及第2插塞的下表面相同的高度的下表面的连接配线。进而，所述装置具备设置在所述第1插塞及所述连接配线上的第1配线、以及设置在所述第2插塞及所述连接配线上的第2配线。

附图说明

图1是表示第1实施方式的半导体装置的构造的剖视图。

图2是表示第1实施方式的半导体装置的构造的另一剖视图。

图3是表示第1实施方式的半导体装置的构造的另一剖视图。

图4是表示第1实施方式的半导体装置的构造的俯视图。

图5是沿着图4所示的b-b'线的剖视图。

图6是表示第1实施方式的比较例的半导体装置的构造的俯视图。

图7是沿着图6所示的b-b'线的剖视图。

图8、图9(a)～(c)、图10(a)～(c)是表示第1实施方式的半导体装置的制造方法的剖视图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。在图1至图10中，对相同的构成标注相同的符号，省略重复的说明。

(第1实施方式)

图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置具备三维存储器。

图1的半导体装置具备衬底1、层间绝缘膜2、电极层3、层间绝缘膜4、多个电极层5、多个绝缘层6、层间绝缘膜7、以及多个柱状部8。各柱状部8具备阻挡绝缘膜11、电荷储存层12、隧道绝缘膜13、通道半导体层14、以及芯绝缘膜15。图1的半导体装置进而具备多个接触插塞21、多个通孔插塞22、以及多条配线23。

衬底1例如为硅衬底等半导体衬底。图1表示了与衬底1的表面平行且相互垂直的x方向及y方向、以及与衬底1的表面垂直的z方向。在本说明书中，将+z方向视为上方向，将-z方向视为下方向。-z方向既可以与重力方向一致，也可以不与重力方向一致。z方向为第1方向的例，x方向为第2方向的例。

层间绝缘膜2形成在衬底1上。层间绝缘膜2例如为氧化硅膜。层间绝缘膜2可以是其它绝缘膜，也可以是包含氧化硅膜与其它绝缘膜的积层膜。

电极层3形成在层间绝缘膜2上。电极层3例如为金属层或多晶硅层，作为三维存储器的源极线发挥功能。电极层3也可以是包含金属层与多晶硅层的积层膜。本实施方式的半导体装置也可以在衬底1与电极层3之间具备1层以上的配线层。

层间绝缘膜4介隔电极层3形成在层间绝缘膜2上。层间绝缘膜4例如是氧化硅膜。层间绝缘膜4可以是其它绝缘膜，也可以是包含氧化硅膜与其它绝缘膜的积层膜。

多个电极层5与多个绝缘层6交替地积层在层间绝缘膜4上。各电极层5例如包含氮化钛膜(tin)等障壁金属层与钨(w)层等电极材层，作为三维存储器的字线发挥功能。电极层5的层数例如为64层，但为了方便图示，在图1中为4层。各绝缘层6例如为氧化硅膜。绝缘层6的层数例如为64层，但为了方便图示，在图1中为4层。

层间绝缘膜7介隔这些电极层5及绝缘层6形成在层间绝缘膜4上。层间绝缘膜7例如为氧化硅膜。层间绝缘膜7可以是其它绝缘膜，也可以是包含氧化硅膜与其它绝缘膜的积层膜。

多个柱状部8形成在所述电极层5及绝缘层6内，具有在z方向延伸的柱状形状。阻挡绝缘膜11、电荷储存层12、隧道绝缘膜13、通道半导体层14、及芯绝缘膜15依次形成在所述电极层5及绝缘层6内。阻挡绝缘膜11例如是氧化硅膜。电荷储存层12例如为氮化硅膜。电荷储存层12也可以是多晶硅层。隧道绝缘膜13例如为氧化硅膜。通道半导体层14例如为多晶硅层。本实施方式的通道半导体层14电连接于电极层3。芯绝缘膜15例如为氧化硅膜。通道半导体层14为第1及第2半导体层的例，电荷储存层12为与第1及第2半导体层对应的第1及第2电荷储存层的例。

各接触插塞21形成在层间绝缘膜7内，配置在对应的柱状部8的通道半导体层14上。各接触插塞21例如包含氮化钛膜等障壁金属层与钨层等插塞材层。如图1及图2所示，各接触插塞21具有在z方向延伸的柱状形状。图2是表示第1实施方式的半导体装置的构造的另一剖视图。图1与图2分别表示了本实施方式的半导体装置的xz截面及yz截面。接触插塞21为第1及第2插塞的例。

各通孔插塞22形成在层间绝缘膜7内，形成在对应的接触插塞21上。各通孔插塞22例如包含氮化钛膜等障壁金属层与钨层等插塞材层。如图1及图2所示，各通孔插塞22具有在z方向延伸的柱状形状。通孔插塞22为第3至第6插塞的例。

各配线23形成在层间绝缘膜7内，如图1及图2所示，配置在对应的多个通孔插塞22上。本实施方式的多条配线23在x方向相互邻接，在y方向延伸，作为三维存储器的位线发挥功能。各配线23例如包含钛(ti)层、氮化钛膜(tin)、钽(ta)层、氮化钽膜(tan)等障壁金属层、及钨(w)层、铝(al)层、铜(cu)层等配线材层。配线23为第1及第2配线的例。

此外，关于本实施方式的接触插塞21、通孔插塞22、及配线23的进一步的详细情况将在下文叙述。

图3是表示第1实施方式的半导体装置的构造的另一剖视图。图3与图2同样表示了本实施方式的半导体装置的yz截面，但表示了比图2更广域的yz截面。

图3表示了配置着多个柱状部8的左侧的区域、配置着多个柱状部8的右侧的区域、以及左侧的区域与右侧的区域之间的中央的区域。图3表示了左侧的区域中所包含的多个柱状部8中的1个与右侧的区域中所包含的多个柱状部8中的1个。图1及图2表示了左侧的区域或右侧的区域的任一者。

这3个区域包含接触插塞21、形成在接触插塞21上的通孔插塞22、形成在通孔插塞22上的配线23、形成在配线23上的通孔插塞24、以及形成在通孔插塞24上的配线25。这3个区域进而表示了形成在衬底1上的接触插塞26、以及形成在接触插塞26上的配线27。包含配线27的配线层配置在衬底1与电极层3之间。此外，本实施方式的半导体装置也可以在衬底1与电极层3之间进而具备1层以上的配线层。

如上所述，本实施方式的半导体装置具备交替地形成在层间绝缘膜4上的多个电极层5及多个绝缘层6。这些电极层5及绝缘层6例如以如下方式形成。首先，在层间绝缘膜4上交替地形成多个绝缘层9及多个绝缘层6。绝缘层9例如为氮化硅膜。其次，在这些绝缘层9及绝缘层6内形成多个柱状部8。其次，形成贯通这些绝缘层9及绝缘层6的多个狭缝，从这些狭缝将绝缘层9去除。其次，在去除绝缘层9形成的多个空洞内形成多个电极层5。如此一来，形成交替地形成在层间绝缘膜4上的多个电极层5及多个绝缘层6。

此外，在从狭缝将绝缘层9去除时，在远离狭缝的位置绝缘层9未被去除而保留。图3的中央的区域的绝缘层9表示如此保留的绝缘层9。

本实施方式的半导体装置进而在中央的区域内具备通孔插塞28。通孔插塞28形成在所述绝缘层9及绝缘层6内，具有在z方向延伸的柱状形状。通孔插塞28例如包含氮化钛膜等障壁金属层及钨层等插塞材层。在本实施方式中，在配线27上形成着通孔插塞28，在通孔插塞28上形成着接触插塞21。本实施方式的通孔插塞28是为了将形成在比所述电极层5、绝缘层6、及绝缘层9更低的位置的配线等与形成在比所述电极层5、绝缘层6、及绝缘层9更高的位置的配线等电连接而设置。例如，本实施方式的通孔插塞28与配线27及接触插塞21电连接。通孔插塞28为第7插塞的例。进而，电极层5为第1电极层的例，绝缘层9为第1绝缘层的例，绝缘层6为第2绝缘层的例。进而，电极层3为第2电极层的例，配线27为第3配线的例。

图4是表示第1实施方式的半导体装置的构造的俯视图。图4表示了图3的3个区域的平面构造。另一方面，图3表示了沿着图4的a-a'线的yz截面。

图4表示了所述柱状部8、接触插塞21、通孔插塞22、配线23、及通孔插塞28。各接触插塞21配置在对应的柱状部8或通孔插塞28上。各通孔插塞22配置在对应的接触插塞21上。

图4表示了在y方向延伸且具有线状的形状的10根配线23与配置在通孔插塞28的上方且具有矩形板状的形状的1根配线23，作为配线23的例。图4进而表示了4根连接配线31。

所述10根配线23包含较长的2根配线23与较短的8根配线23。前者的配线23作为2根位线发挥功能。另一方面，后者的配线23包含左侧的4根配线23与右侧的4根配线23，左侧的各配线23经由1根连接配线31与对应的右侧的配线23电连接。结果，这8根配线23作为4根位线发挥功能。这样，图4表示了6根位线。

此外，在本实施方式中，与左侧的配线23对应的右侧的配线23位于左侧的配线23的+y方向。也就是说，相互对应的左侧的配线23与右侧的配线23位于同一直线上。

此处，对设置在图4的b-b'线上的左侧的配线23、右侧的配线23、及连接配线31进行说明。左侧的配线23经由接触插塞21及通孔插塞22配置在柱状部8上，且经由通孔插塞22配置在连接配线31上。同样地，右侧的配线23经由接触插塞21及通孔插塞22配置在柱状部8上，且经由通孔插塞22配置在连接配线31上。结果，左侧的配线23与右侧的配线23经由连接配线31电连接。该连接配线31在左侧的配线23附近在-x方向延伸，进而在+y方向延伸，进而在右侧的配线23附近在+x方向延伸。

在本实施方式采用这样的配置的理由在于，通孔插塞28上的构造物(接触插塞21、通孔插塞22、及配线23)配置在左侧的配线23与右侧的配线23之间。假设如果使左侧的配线23与右侧的配线23一体化为像所述较长的配线23一样的1根配线，则会导致该一体化配线与所述构造物接触或过度接近。另外，假设如果使连接配线31仅在+y方向延长，则会导致连接配线31与所述构造物接触或过度接近。

因此，在本实施方式中，将1根位线分断为左侧的配线23与右侧的配线23，将左侧的配线23与右侧的配线23利用连接配线31电连接，以绕过所述构造物的方式配置连接配线31。由此，能够避免位线与所述构造物接触或过度接近。该情况对于设置在b-b'线上以外的左侧的配线23、右侧的配线23、及连接配线31相同。

此处，关于各柱状部8上的接触插塞21、通孔插塞22、及配线23的形状进行补充。在本实施方式中，接触插塞21具有圆形的平面形状，通孔插塞22具有椭圆形的平面形状。另外，通孔插塞22的y方向的直径设定为与接触插塞21的直径大致相同，通孔插塞22的x方向的直径设定得比接触插塞21的直径更短。此处，通孔插塞22的x方向的直径设定为接触插塞21的直径的约一半。另外，本实施方式的配线23的x方向的宽度设定为与通孔插塞22的x方向的直径大致相同。此外，本实施方式的通孔插塞22配置在接触插塞21的上表面的-x方向的端部，但也可以配置在接触插塞21的上表面的+x方向的端部，还可以配置在接触插塞21的上表面的中央。另外，接触插塞21、通孔插塞22、及配线23也可以具有其它形状。

图5是沿着图4所示的b-b'线的剖视图。

图5表示了形成在左侧的柱状部8的通道半导体层14上的接触插塞21a、通孔插塞22a、及配线23a与形成在右侧的柱状部8的通道半导体层14上的接触插塞21b、通孔插塞22b、及配线23b，作为接触插塞21、通孔插塞22、及配线23的例。接触插塞21a、通孔插塞22a、及配线23a分别为第1插塞、第3插塞、及第1配线的例。接触插塞21b、通孔插塞22b、及配线23b分别为第2插塞、第5插塞、及第2配线的例。

图5进而表示了形成在连接配线31上的通孔插塞22c、22d作为通孔插塞22的例。配线23a形成在通孔插塞22a上与通孔插塞22c上。配线23b形成在通孔插塞22b上与通孔插塞22d上。通孔插塞22c为第4插塞的例，通孔插塞22d为第6插塞的例。本实施方式的连接配线31形成在通孔插塞32上，经由该通孔插塞32，与形成在比所述电极层5、绝缘层6、及绝缘层9更低的位置的配线等电连接。

如图5所示，本实施方式的连接配线31具有处于与接触插塞21的上表面相同的高度的上表面、及处于与接触插塞21的下表面相同的高度的下表面。在本实施方式中，通过形成用来形成接触插塞21与连接配线31的配线层，将该配线层分断为各个接触插塞21与连接配线31，来形成具有这样的上表面及下表面的连接配线31。也就是说，本实施方式的接触插塞21与连接配线31是将同一配线层分断而同时形成。

因此，本实施方式的接触插塞21与连接配线31由相同的材料形成。例如，接触插塞21包含作为障壁金属层的氮化钛膜与作为插塞材层的钨层。同样地，连接配线31包含作为障壁金属层的氮化钛膜与作为配线材层的钨层。

因此，根据本实施方式，能够在不增加用于形成连接配线31的半导体装置的制造步骤数的情况下形成连接配线31。理由在于，在形成接触插塞21的步骤中，与接触插塞21一起形成连接配线31。由此，能够抑制半导体装置的制造步骤数的增加，抑制半导体装置的制造费用的增加。

图6是表示第1实施方式的比较例的半导体装置的构造的俯视图。本比较例的半导体装置(图6)具有与本实施方式的半导体装置(图4)相同的构造。但是，在本比较例中，将连接配线31置换为连接配线33。

图7是沿着图6所示的b-b'线的剖视图。

配置本比较例的连接配线33的位置与配置本实施方式的连接配线31的位置类似。但是，如图7所示，本比较例的连接配线33在与接触插塞21的上表面相同的高度具有上表面，但在比接触插塞21的下表面更高的位置具有下表面。因此，本比较例的连接配线33经由另一通孔插塞34形成在通孔插塞32上。

用于本比较例的连接配线33的配线槽是通过与形成用于接触插塞21的接触孔的步骤不同的步骤形成。具体来说，用来形成该配线槽的光刻法及蚀刻与用来形成该接触孔的蚀刻个别地进行。因此，如果形成连接配线33，那么半导体装置的制造步骤数增加，半导体装置的制造费用增加。另一方面，根据本实施方式，通过利用形成用于接触插塞21的接触孔的步骤来形成用于连接配线31的配线槽，能够抑制这样的问题。

图8至图10是表示第1实施方式的半导体装置的制造方法的剖视图。图8表示了与图3对应的截面，图9(a)至图10(c)表示了与图5对应的截面。

首先，在衬底1上形成层间绝缘膜2、电极层3、层间绝缘膜4、电极层5、绝缘层6、层间绝缘膜7a(层间绝缘膜7的一部分)、柱状部8、绝缘层9、接触插塞26、配线27、及通孔插塞28(图8)。

电极层5及绝缘层6例如以如下方式形成。首先，在层间绝缘膜4上交替地形成多个绝缘层9及多个绝缘层6。其次，在这些绝缘层9及绝缘层6内形成多个柱状部8。其次，形成贯通这些绝缘层9及绝缘层6的多个狭缝，从这些狭缝将绝缘层9去除。其次，在去除绝缘层9形成的多个空洞内形成多个电极层5。如此一来，形成交替地形成在层间绝缘膜4上的多个电极层5及多个绝缘层6。

此外，在从狭缝将绝缘层9去除时，在远离狭缝的位置绝缘层9未被去除而保留。图8的中央的区域的绝缘层9表示了如此保留的绝缘层9。

另外，各柱状部8例如以如下方式形成。首先，在层间绝缘膜4、绝缘层9、及绝缘层6内形成存储器孔。其次，在存储器孔内依次形成阻挡绝缘膜11、电荷储存层12、及隧道绝缘膜13。其次，从存储器孔的底部将阻挡绝缘膜11、电荷储存层12、及隧道绝缘膜13去除，在存储器孔内使电极层3露出。其次，在存储器孔内依次形成通道半导体层14及芯绝缘膜15。由此，将通道半导体层14电连接于电极层3。如此一来，在层间绝缘膜4、绝缘层9、及绝缘层6内形成各柱状部8。此外，该方法也可以在存储器孔内依次形成阻挡绝缘膜11、电荷储存层12、隧道绝缘膜13、及通道半导体层14的一部分，从存储器孔的底部将这些去除，然后在存储器孔内依次形成通道半导体层14的其余部分及芯绝缘膜15。

另外，通孔插塞28例如通过在层间绝缘膜2、层间绝缘膜4、绝缘层9、及绝缘层6内形成导孔，在导孔内嵌埋通孔插塞28的材料来形成。通孔插塞28既可以在将绝缘层9去除的步骤之前进行，也可以在将绝缘层9去除的步骤之后进行。

其次，在层间绝缘膜7a，利用rie(reactiveionetching，反应性离子蚀刻)，同时形成接触孔41与配线槽42(图9(a))。在本实施方式中，将用来形成接触孔41及配线槽42的抗蚀剂膜形成在层间绝缘膜7a上，将该抗蚀剂膜利用光刻法图案化，通过使用经图案化的抗蚀剂膜的rie同时形成接触孔41与配线槽42。其次，在衬底1的整个面，形成配线层43(图9(b))。结果，在接触孔41及配线槽42内形成配线层43。配线层43例如包含氮化钛膜等障壁金属层与钨层等配线材层(插塞材层)。此外，通孔插塞32在本实施方式中是在图9(a)的步骤之前形成，但例如也可以在图9(a)的步骤与图9(b)的步骤之间形成。

其次，将配线层43的表面利用cmp(chemicalmechanicalpolishing，化学机械抛光)平坦化(图9(c))。结果，将接触孔41及配线槽42外的配线层43去除，将配线层43分断为接触孔41内的配线层43与配线槽42内的配线层43。由此，在接触孔41内嵌埋接触插塞21，在配线槽42内嵌埋连接配线31。

这样，本实施方式的接触插塞21与连接配线31将同一配线层43分断而同时形成。因此，本实施方式的连接配线31以具有处于与接触插塞21的上表面相同的高度的上表面、及处于与接触插塞21的下表面相同的高度的下表面的方式形成。

其次，在层间绝缘膜7a上形成层间绝缘膜7b(层间绝缘膜7的一部分)，在层间绝缘膜7b内形成通孔插塞22(图10(a))。通孔插塞22例如以如下方式形成。首先，在层间绝缘膜7b形成导孔，在导孔内使接触插塞21或连接配线31露出。其次，通过在导孔内嵌埋通孔插塞22的材料来形成通孔插塞22。

其次，在衬底1的整个面形成配线层44(图10(b))，利用rie对配线层44进行加工(图10(c))。结果，由配线层44形成多条配线23。图10(c)表示了形成在通孔插塞22a、22c上的配线23a与形成在通孔插塞22b、22d上的配线23b。这些配线23a、23b经由连接配线31电连接。此外，这些配线23也可以利用金属镶嵌法来形成。在该情况下，通孔插塞22与配线23也可以利用双道金属镶嵌法同时形成。

然后，在衬底1上形成层间绝缘膜7的其余部分、通孔插塞24、配线25等。如此一来，制造本实施方式的半导体装置。

如上所述，本实施方式的连接配线31以具有处于与接触插塞21的上表面相同的高度的上表面、及处于与接触插塞21的下表面相同的高度的下表面的方式形成。因此，根据本实施方式，能够抑制因形成连接配线31等配线导致半导体装置的制造步骤数增加。

以上，对几个实施方式进行了说明，但这些实施方式是作为示例提出的，并不旨在限定发明的范围。本说明书中所说明的新颖的装置及方法能够以其它各种形态实施。另外，能够对本说明书中所说明的装置及方法的形态在不脱离发明的主旨的范围内，进行各种省略、置换、变更。随附的权利要求书及与其均等的范围意图包含发明的范围或主旨中所包含的形态及变化例。

[符号的说明]

1衬底

2层间绝缘膜

3电极层

4层间绝缘膜

5电极层

6绝缘层

7、7a、7b层间绝缘膜

8柱状部

9绝缘层

11阻挡绝缘膜

12电荷储存层

13隧道绝缘膜

14通道半导体层

15芯绝缘膜

21、21a、21b接触插塞

22、22a、22b、22c、22d通孔插塞

23、23a、23b配线

24通孔插塞

25配线

26接触插塞

27配线

28通孔插塞

31连接配线

32通孔插塞

33连接配线

34通孔插塞

41接触孔

42配线槽

43配线层

44配线层