包括包含触点通孔及导电线的结构的设备、相关方法及存储器装置与流程

包括包含触点通孔及导电线的结构的设备、相关方法及存储器装置
[0001]
优先权要求
[0002]
本申请要求2019年8月16日提交的“包括包含触点通孔及导电线的结构的设备、相关方法及存储器装置(apparatus comprising structures including contact vias and conductive lines,related methods,and memory devices)”的美国专利申请序列号16/542,507的提交日的权益。
技术领域
[0003]
本文中所公开的实施例涉及微电子装置及微电子装置制造。更特定地，本公开的实施例涉及包括包含金属线的结构的设备以及相关方法、存储器装置及电子系统，相比触点的最上表面，所述金属线在触点外部的金属线最上表面处的宽度较窄。


背景技术：

[0004]
半导体行业的持续目标一直是增大存储器装置的存储器密度(例如，每存储器裸片的存储器单元数目)，所述存储器装置例如非易失性存储器装置(例如，nand快闪存储器装置)。增大非易失性存储器装置中的存储器密度的一种方式是利用竖直存储器阵列(也被称作“三维(3d)存储器阵列”)架构。利用较窄金属线是通过减少金属线耗用的占据面积量来增大此类存储器装置及相关联逻辑装置(例如，控制逻辑组件)中的存储器密度的另一方式。
[0005]
随着3d存储器装置的技术进步，可制造互连结构以最小化信号延迟并优化包装密度。此类存储器装置可包含一或多个存储器阵列，其可上覆于互补金属氧化物半导体(cmos)区，例如阵列下cmos(cua)区。集成电路的可靠性及性能可能会受到其互连结构的质量的影响。随着此类装置的大小减小，先进的多种金属化材料已被用于容纳较高的包装密度。一种此类金属化方案是通过双重镶嵌过程形成的双重镶嵌结构。双重镶嵌过程是用于形成两层级结构的顺序掩模/蚀刻过程，所述结构例如电连接到与触点通孔相交的金属线的触点通孔。
[0006]
与单个镶嵌过程对比，可在一或多个阶段(例如，步骤)中同时用低电阻率金属材料填充触点通孔及沟槽(例如，金属线的沟槽)。因此，相比于单个镶嵌过程，双重镶嵌过程具有简化过程且降低制造成本的优点。
[0007]
为了根据常规双重镶嵌技术形成存储器装置，将金属材料沉积在金属线沟槽的较小开口中。然而，正以较高的宽高比产生触点通孔，使得在较小开口内充分形成金属对用于形成包含金属线及触点通孔的存储器装置的方法的要求日益增大，例如在沟槽中具有金属线的结构中，相比触点通孔的上部边缘，沟槽在其上部边缘处的宽度较窄。


技术实现要素：

[0008]
根据本公开的实施例，一种设备包括结构，所述结构包含上覆于下部绝缘材料的
上部绝缘材料、下伏于下部绝缘材料的导电元件，及包括金属线及触点的导电材料。导电材料从上部绝缘材料的上部表面延伸到导电元件的上部表面。所述结构还包括邻近金属线的衬里材料。在触点外部的金属线的导电材料的最上表面的宽度相对小于触点的导电材料的最上表面的宽度。
[0009]
根据本公开的实施例，公开一种形成设备的方法。所述方法包括在上覆于下部绝缘材料的上部绝缘材料中形成沟槽，及在上部绝缘材料及下部绝缘材料中形成触点通孔。触点通孔与沟槽的部分相交，且从上部绝缘材料的上部表面延伸到在触点通孔下的导电元件的上部表面。触点通孔的上部边缘的宽度大于沟槽的上部边缘的宽度。所述方法还包括在触点通孔中形成导电材料，在沟槽内形成衬里材料，及在沟槽中形成导电材料。
[0010]
此外，根据本公开的实施例，还公开一种形成设备的方法。所述方法包括在第一绝缘材料及第二绝缘材料中形成触点通孔以暴露下伏于第一绝缘材料的导电元件，及在第二绝缘材料中形成沟槽。沟槽的上部边缘比触点通孔的上部边缘窄。所述方法还包括在触点通孔内形成导电材料的第一部分，在沟槽内形成衬里材料，及在沟槽中形成导电材料的第二部分。
[0011]
根据本公开的额外实施例，一种存储器装置包括邻近金属垫的第一绝缘材料、邻近第一绝缘材料的第二绝缘材料，及包括导电材料的结构，所述导电材料包括延伸穿过第二绝缘材料的金属线及延伸穿过第一绝缘材料及第二绝缘材料的触点。金属线与触点相交。触点的宽高比介于约3:1与约12:1之间。存储器装置还包括邻近金属线的衬里材料。导电材料与第一绝缘材料、第二绝缘材料及金属垫中的每一个直接接触。
附图说明
[0012]
图1a到1h为说明根据本公开的实施例的形成微电子装置的各种阶段的简化部分横截面图，其中图1d的实施例a、b及c的简化部分横截面图是沿着图1c的平面图的截面线1d-1d截取的；
[0013]
图2a到2h为说明根据本公开的额外实施例的形成微电子装置的各种阶段的简化部分横截面图，其中图2d的实施例a、b及c的简化部分横截面图是沿着图2c的平面图的截面线2d-2d截取的；
[0014]
图3为说明根据本公开的实施例的包含微电子装置中的一或多个的存储器装置的示意性框图；且
[0015]
图4为根据本公开的实施例的电子系统的示意性框图。
具体实施方式
[0016]
公开包含结构的微电子装置(例如，设备)，所述结构包含触点通孔及导电(例如，金属)线。在一些实施例中，微电子装置的结构包含上覆于下部绝缘材料的上部绝缘材料。导电元件(例如，金属垫)可在下部绝缘材料下。导电材料(conductive material/electrically conductive material)包含上部绝缘材料的金属线(例如，在沟槽内)，及延伸穿过上部与下部绝缘材料中的每一个的触点(例如，在触点通孔内)。导电材料可从上部绝缘材料的上部表面延伸到导电元件的表面。微电子装置还可包含邻近(例如，下伏于及/或侧向邻近)金属线(例如，在沟槽内)的衬里材料。相比触点的最上表面的导电材料的宽
度，在触点外部的金属线的最上表面的导电材料的宽度可相对小。可使用所谓的“先沟槽”方法形成结构，其中在上部绝缘材料中形成沟槽，接着在上部绝缘材料及下部绝缘材料中的每一个中形成触点通孔。替代地，可使用所谓的“先通孔”方法形成结构，其中在上部绝缘材料及下部绝缘材料中的每一个中形成触点通孔，接着在上部绝缘材料中形成沟槽。
[0017]
以下描述提供具体细节，例如材料组成及处理条件，以便提供对本公开的实施例的充分描述。然而，所属领域的一般技术人员将理解，可在不必采用这些具体细节的情况下实践本公开的实施例。实际上，本公开的实施例可结合半导体行业中采用的常规半导体制造技术来加以实践。另外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置)的完整过程流程。下文所描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必需的那些处理阶段(例如，动作)及结构。可通过常规制造技术执行形成完整微电子装置的额外阶段。
[0018]
本文中所描述的材料可通过包含但不限于以下各项的常规技术形成：旋涂、毯覆式涂布、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强型ald，或物理气相沉积(pvd)。替代地，可使材料生长。取决于待形成的具体材料，用于沉积或生长材料的技术可由所属领域的一般技术人员来选择。除非上下文另外指示，否则可通过包含但不限于以下各项的任何合适技术来实现材料去除：蚀刻、研磨平坦化(例如，化学-机械平坦化)，或其它已知方法。
[0019]
本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。应预期例如由于制造技术及/或公差引起的图式中所描绘形状的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏离。例如，说明或描述为箱形的区可具有粗糙及/或非线性特征，且说明或描述为圆形的区可包含一些粗糙及/或线性特征。此外，所说明的锐角可为圆角，且反之亦然。因此，图中所说明的区在本质上是示意性的，且其形状并不意图说明区的精确形状并且不限制本发明权利要求的范围。图式未必按比例绘制。另外，图之间的共同元件可保留相同附图标记。
[0020]
如本文中所使用，除非上下文另外明确指示，否则单数形式“一(a/an)”及“所述(the)”意图同样包含复数形式。
[0021]
如本文中所使用，“及/或”包含相关联所列项中的一或多个的任何及所有组合。
[0022]
如本文中所使用，参考特定参数的数值的“约”或“大约”包含所属领域的一般技术人员理解为在特定参数的可接受公差内的数值及数值的变化程度。例如，参考数值的“约”或“大约”可包含额外数值，所述额外数值处于数值的90.0％到110.0％范围内，例如处于数值的95.0％到105.0％范围内，处于数值的97.5％到102.5％范围内，处于数值的99.0％到101.0％范围内，处于数值的99.5％到100.5％范围内，或处于数值的99.9％到100.1％范围内。
[0023]
如本文中所使用，例如“在
…
之下”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前面”、“后面”、“左侧”、“右侧”等空间相对术语可出于易于描述的目的而使用，以如图中所说明描述一个元件或特征与另一元件或特征的关系。除非另外指定，否则除了图中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。例如，如果图中的材料倒置，则描述为在其它元件或特征“下方”或“之下”或“下”或“底部上”的元件将定向于所述其它
元件或特征的“上方”或“顶部上”。因此，术语“下方”可取决于使用术语的上下文而涵盖上方及下方两种定向，这对于所属领域的一般技术人员将是显而易见的。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所使用的空间相对描述词可相应地进行解释。
[0024]
如本文中所使用，术语“竖直”、“纵向”、“水平”及“侧向”是参考结构的主平面且未必由地球的重力场界定。“水平”或“侧向”方向是大体上平行于结构的主平面的方向，而“竖直”或“纵向”方向是大体上垂直于结构的主平面的方向。结构的主平面是由相比于结构的其它表面具有相对较大面积的结构表面界定的。
[0025]
如本文中所使用，术语“经配置”参考以预定方式促进至少一个结构及至少一个设备中的一或多个的操作的所述结构及设备中的一或多个的大小、形状、材料组成、定向及布置。
[0026]
如本文中所使用，将元件称为在另一元件“上”或“上方”是指并包含所述元件直接在另一元件的顶部上、邻近于(例如，侧向邻近于、竖直邻近于)另一元件、在另一元件下面或与另一元件直接接触。这还包含所述元件间接在另一元件的顶部上、邻近于另一元件(例如，侧向邻近于、竖直邻近于另一元件)、在另一元件下面或附近，其它元件存在于其间。对比来说，当元件称为“直接在另一元件上”或“紧邻另一元件”时，不存在介入元件。
[0027]
如本文中所使用，术语“临界尺寸”指代最小几何特征的尺寸(例如，互连线、触点、沟槽等的宽度)。
[0028]
如本文中所使用，术语“微电子装置”包含但不限于存储器装置，以及可或可不并有存储器的其它装置(例如，半导体装置)，例如逻辑装置、处理器装置或射频(rf)装置。此外，除了其它功能之外，微电子装置可并有存储器，例如包含处理器及存储器的所谓的“芯片上系统”(soc)，或包含逻辑及存储器的微电子装置。
[0029]
如本文中所使用，参考给定参数、性质或条件的术语“大体上”意指并包含所属领域的一般技术人员将理解的给定参数、性质或条件符合方差度(例如在可接受公差内)的程度。借助于实例，取决于大体上满足的特定参数、性质或条件，参数、性质或条件可满足至少90.0％，可满足至少95.0％，可满足至少99.0％，可满足至少99.9％，或甚至满足100.0％。
[0030]
如本文中所使用，术语“衬底”意指并包含其上形成额外材料的材料(例如，基材)或构造。衬底可为半导体衬底、支撑结构上的基底半导体材料、金属电极，或具有形成于其上的一或多种材料、层、结构或区的半导体衬底。半导体衬底上的材料可包含但不限于半导电材料、绝缘材料、导电材料等。衬底可为常规硅衬底或包括半导电材料层的其它块状衬底。如本文中所使用，术语“块状衬底”不仅意指并包含硅晶片，而且意指并包含绝缘体上硅(“soi”)衬底，例如蓝宝石上硅(“sos”)衬底及玻璃上硅(“sog”)衬底、基底半导体基础上的硅外延层及其它半导体或光电材料，例如硅锗、锗、砷化镓、氮化镓及磷化铟。衬底可经掺杂或未经掺杂。
[0031]
图1a到1h说明根据本公开的一些实施例的形成包含结构的微电子装置的方法的各种方法阶段。所述方法是所谓的“先沟槽”结构形成方法。为简单起见，说明了两个结构的形成，但所属领域的一般技术人员将理解，所述方法可包含形成包含此类结构的多个微电子装置(例如，超过一个装置、装置阵列)。为便于描述图1a到1h，如图1a到1e及1g中所示的方向的第一方向可被界定为x方向。如图1f及1h中所示的金属线延伸方向的横向(例如，垂直)于第一方向的第二方向可被界定为y方向。如图1a到1h中所示的方向(例如，竖直方向
上)的横向(例如，垂直)于第一方向及第二方向中的每一个的第三方向可被界定为z方向。如图2a到2h中所示，可界定类似方向，如下文更详细地论述。
[0032]
参考图1a，经部分制造的微电子装置100包含邻近基材(未示出)(例如，在基材上方)的基底绝缘材料102、导电元件104(例如，导电垫、金属垫)、形成为邻近基底绝缘材料102(例如，在基底绝缘材料上方)的阻隔材料106，及形成为邻近阻隔材料106(例如，在阻隔材料上方)的第一绝缘材料108(例如，层间绝缘材料)。微电子装置100还包含形成为邻近第一绝缘材料108(例如，在第一绝缘材料上方)的蚀刻终止材料110，及形成为邻近蚀刻终止材料110(例如，在蚀刻终止材料上方)的第二绝缘材料112(例如，另一层间绝缘材料)。
[0033]
导电元件104可通过常规技术形成，且可至少部分地嵌入于基底绝缘材料102及/或阻隔材料106内。例如，可将导电材料形成于基底绝缘材料102上方，且可通过常规光刻技术对导电材料进行图案化以形成导电元件104。例如，可将光致抗蚀剂材料(未示出)形成于导电材料上方，并通过常规技术对光致抗蚀剂材料进行图案化，其中光致抗蚀剂材料中的图案随后被转移到导电材料。可例如使用干式蚀刻过程来形成导电元件104。在一些实施例中，阻隔材料106的至少一部分可形成于导电元件104的上部表面上方(例如，覆盖上部表面)。在其它实施例中，去除阻隔材料106的上覆于导电元件104的部分，以暴露导电元件104的上部表面，使得导电元件104的上部表面大体上与阻隔材料106的上部表面共面。
[0034]
导电元件104(例如，导电材料)可由金属、金属合金、含金属材料、经导电掺杂的半导体材料或其组合形成。导电元件104可包含但不限于铝、铜、金、铱、氧化铱、钼、氮化钼、镍、铂、钌、氧化钌、氮化钌钛、银、钽、氮化钽、硅化钽、钛、氮化钛、硅化钛、氮化钛铝、氮化钛硅、钨、氮化钨、硅化钨、其合金、其组合或经导电掺杂的硅。
[0035]
基底绝缘材料102、阻隔材料106、第一绝缘材料108、蚀刻终止材料110及第二绝缘材料112中的每一个可由一或多种电介质材料形成。电介质材料可通过常规技术形成于相应下伏材料上方。例如，电介质材料可通过旋涂、毯覆式涂布、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强型ald，或物理气相沉积(pvd)形成。在一些实施例中，第一绝缘材料108、蚀刻终止材料110及第二绝缘材料112中的每一个可在双重镶嵌过程的单个沉积阶段中形成。
[0036]
电介质材料可包含但不限于氧化硅或氮化硅。例如，基底绝缘材料102、第一绝缘材料108或第二绝缘材料112中的至少一个(例如，中的一或多个)可由氧化硅材料形成。第一绝缘材料108与第二绝缘材料112由蚀刻终止材料110彼此分离。基底绝缘材料102、第一绝缘材料108及第二绝缘材料112可形成为足以将导电材料彼此电隔离的厚度。此外，第一绝缘材料108及第二绝缘材料112中的每一个可形成为足以容纳形成于其中的导电材料的厚度(例如，深度)的厚度，如下文更详细地论述。在一些实施例中，第一绝缘材料108可形成为约1μm到约10μm的厚度，例如约1μm到约5μm，或约5μm到约10μm，且第二绝缘材料112可形成为约1μm到约30μm的厚度，例如约1μm到约15μm，或约15μm到约30μm。
[0037]
此外，阻隔材料106及蚀刻终止材料110中的每一个也可由包含但不限于氧化硅或氮化硅的电介质材料形成。例如，阻隔材料106或蚀刻终止材料110中的至少一个(例如，两个)可由氮化硅材料形成。阻隔材料106及蚀刻终止材料110的电介质材料可以是可相对于基底绝缘材料102、第一绝缘材料108及第二绝缘材料112选择性地蚀刻的。阻隔材料106及蚀刻终止材料110的电介质材料中的每一个可不同于基底绝缘材料102、第一绝缘材料108
及第二绝缘材料112的材料，且可对不同于三绝缘材料的蚀刻剂起反应。在一些实施例中，阻隔材料106及蚀刻终止材料110可由相同电介质材料(例如，氮化硅材料)形成。在其它实施例中，阻隔材料106及蚀刻终止材料110的电介质材料可彼此不同。
[0038]
如图1a中所示，选择性地去除第二绝缘材料112的部分，以形成对应于最终待形成第二层级互连件的金属线的位置的沟槽114。蚀刻终止材料110大体上防止沟槽114延伸穿过直到第一绝缘材料108。第二绝缘材料112的厚度大体上对应于沟槽114的深度。沟槽114至少部分由第二绝缘材料112的侧壁界定，且可通过常规光刻技术形成。例如，可将光致抗蚀剂材料(未示出)形成于第二绝缘材料112上方，且通过常规技术对光致抗蚀剂材料进行图案化，其中光致抗蚀剂材料中的图案随后被转移到第二绝缘材料112。可例如使用干式蚀刻过程来形成沟槽114。
[0039]
如图1b中所示，选择性地去除第二绝缘材料112的额外部分、蚀刻终止材料110及第一绝缘材料108的下伏部分，以暴露导电元件104的相应部分并形成通孔116(例如，开口)。导电元件104防止通孔116延伸穿过直到基底绝缘材料102。第一绝缘材料108、蚀刻终止材料110及第二绝缘材料112的组合厚度大体上对应于通孔116的深度。在一些实施例中，相比沟槽114在第二绝缘材料112内的深度，通孔116在第一绝缘材料108内的深度相对较大。通孔116由第二绝缘材料112、蚀刻终止材料110及第一绝缘材料108的侧壁界定且可通过常规光刻技术形成。例如，可例如在蚀刻过程中使用沟槽114以遮蔽下伏材料。特定来说，可使用一或多个干式蚀刻过程来形成通孔116。可使用用于去除蚀刻终止材料110的相同蚀刻剂或使用不同蚀刻剂来去除第一绝缘材料108及第二绝缘材料112的部分。在阻隔材料106的一部分形成为邻近导电元件104的实施例中，也选择性地去除阻隔材料106的部分以暴露导电元件104的相应部分。
[0040]
如图1b中所示，沟槽114可由第二绝缘材料112的侧壁界定。此外，相比通孔116的上部边缘，沟槽114的上部边缘相对较窄。换句话说，相比从通孔116的顶部测量的临界尺寸(例如，在x方向上延伸的宽度w2)，从通孔116外部(例如，侧接通孔)的沟槽114的顶部测量的临界尺寸(例如，在x方向上延伸的宽度w1)可相对较小。
[0041]
在一些实施例中，沟槽114及通孔116中的每一个可具有楔形轮廓，其中个别沟槽114及个别通孔116的上部部分具有大于其下部部分的较大临界尺寸(例如，宽度)。在此类实施例中，沟槽114可具有约20nm到约100nm、约30nm到约100nm，或约30nm到约90nm的顶部临界尺寸(例如，宽度)，及约20nm到约90nm、约30nm到约90nm，或约30nm到约85nm的底部临界尺寸。此外，沟槽114可具有均一的沟槽深度。通孔116在其顶部处的宽度可相对大于沟槽114的顶部处的宽度，且通孔可具有约30nm到约120nm的顶部临界尺寸，例如约30nm到约110nm，或约30nm到约100nm，及约20nm到约100nm、约30nm到约100nm，或约30nm到约95nm的底部临界尺寸。借助于非限制性实例，通孔116(例如，从第二绝缘材料112的顶部表面延伸到导电元件104的顶部表面)的宽高比(深度：宽度)可介于约3:1与约30:1之间，例如介于约3:1与约12:1之间、介于约3:1与约10:1之间，或介于约3:1与约5:1之间。在其它实施例中，沟槽114及/或通孔116中的至少一些可具有不同轮廓，例如直角(例如，矩形)轮廓、盘状轮廓或任何其它三维凹陷形状。
[0042]
如图1c与图1d的组合中所示，在一或多个阶段中将一或多种导电材料(例如，低电阻率金属材料)形成于通孔116及/或沟槽114的部分的开口内，以在通孔116及/或沟槽114
内形成触点120(例如，通孔插塞)。触点120的导电材料可为包含但不限于钨或氮化钨的低电阻率金属材料。替代地，触点120可由任何其它低电阻率金属材料形成，例如铝、铜、钼、贵金属、近贵金属或其合金。
[0043]
衬里材料118可在通孔116及/或沟槽114内形成为邻近触点120的部分(例如，在部分上方)。在一些实施例中，衬里材料118可沿着第一绝缘材料108及/或第二绝缘材料112的侧壁的部分存在，而不邻近触点120的中心部分(例如，在中心部分上方)。替代地，衬里材料118可覆盖触点120，而不沿着第一绝缘材料108或第二绝缘材料112中的任一个的侧壁存在。在又其它实施例中，衬里材料118可覆盖(例如，大体上完全覆盖)触点120，以及沿着第一绝缘材料108及/或第二绝缘材料112的暴露侧壁的大体上整个部分存在，如图1d的横截面图中所示。所属领域的一般技术人员将了解，本公开的实施例还可包含沿着侧壁的部分及/或开口的底部部分存在的衬里材料118的任何组合。衬里材料118可由包含但不限于金属氮化硅或金属氮化硼的金属氮化物材料形成。
[0044]
此外，衬里材料118的放置可取决于开口内的触点120的范围(例如，大小、位置等)。特定来说，触点120的大小(例如，厚度、深度等)可发生变化，如图1c及1d的实施例a、b及c中所示，其中图1d的实施例a、b及c的横截面图是沿着图1c的平面图的截面线1d-1d截取的。例如，触点120的上部表面可大体上与蚀刻终止材料110的上部表面对准，如图1d的实施例a的横截面图中所示。在此类实施例中，衬里材料118可仅存在于通孔116的上部部分内(例如，沿着第二绝缘材料112的侧壁)，而通孔116的下部部分(例如，第一绝缘材料108的侧壁)部分或替代地完全不含(例如，缺乏、不存在等)衬里材料118。换句话说，衬里材料118可仅形成于蚀刻终止材料110的上部表面上方。另外，衬里材料118可存在于沟槽114的在开口外部的部分内(例如，在侧接通孔116的沟槽114内)，使得衬里材料118沿着金属线连续，如图1c的实施例a的平面图中所示。
[0045]
在其它实施例中，触点120的上部表面可低于蚀刻终止材料110(例如，相对于蚀刻终止材料凹陷)，如图1d的实施例b的横截面图中所示。换句话说，衬里材料118的部分也可位于通孔116的上部部分中的至少一些内。在此类实施例中，衬里材料118可形成于通孔116的上部部分内(例如，沿着第二绝缘材料112的侧壁)，以及通孔116的下部部分内(例如，沿着第一绝缘材料108的侧壁)。另外，衬里材料118可存在于沟槽114的在通孔116外部的部分内(例如，在侧接通孔116的沟槽114内)，使得衬里材料118沿着金属线连续，如图1c的实施例b的平面图中所示。
[0046]
在又其它实施例中，触点120的上部表面可大体上与第二绝缘材料112的上部表面对准，如图1d的实施例c的横截面图中所示。换句话说，通孔116及沟槽114的上覆通孔116的部分中的每一个可完全不含衬里材料118。在此类实施例中，衬里材料118可仅存在于沟槽114的在通孔116外部的部分(例如，底部部分及/或侧壁)内，而完全不环绕通孔116内的导电材料，如图1c的实施例c的平面图中所示。此外，在通孔116内的第一绝缘材料108及/或第二绝缘材料112的侧壁部分或替代地完全不含(例如，缺乏、不存在等)衬里材料118。换句话说，衬里材料118可仅存在于沟槽114的侧接通孔116的部分内，使得衬里材料118的部分沿着金属线122不连续。
[0047]
此外，第二绝缘材料112的侧壁的大部分(例如，超过一半)表面区域可大体上不含(例如，完全不含)衬里材料118。借助于非限制性实例，第二绝缘材料112的侧壁的介于约
25％与约50％之间，例如介于约25％与约35％之间的表面区域可完全不含衬里材料118。换句话说，仅第二绝缘材料112的介于约50％与约75％之间，例如介于约50％与约65％之间的表面区域可包含衬里材料118。在一些实施例中，衬里材料118的大小(例如，厚度、深度等)可至少部分取决于通孔116及沟槽114的相对大小。在其它实施例中，衬里材料118的大小可独立于通孔116及沟槽114的相对大小。此外，在一些实施例中，可在不受通孔116的宽高比限制的情况下利用双重镶嵌过程来形成微电子装置100。例如，可独立于通孔116的宽高比形成衬里材料118。在其它实施例中，衬里材料118的形成可至少部分取决于通孔116的具体宽高比。因此，可在不受通孔116及沟槽114的相对临界尺寸(例如，宽度)限制的情况下，且不受通孔116的宽高比限制的情况下利用双重镶嵌过程来形成微电子装置100。
[0048]
如图1e中所示，在一或多个阶段中将导电材料(例如，低电阻率金属材料)的一或多个额外部分形成于通孔116及沟槽114的开口内，以在通孔116内形成触点120并在沟槽114内形成金属线122。(例如，触点120及金属线122的)导电材料的额外部分也可为包含但不限于钨或氮化钨的低电阻率金属材料。替代地，导电材料的额外部分可由任何其它低电阻率金属材料形成，例如铝、铜、钼、贵金属、近贵金属或其合金。通孔116及沟槽114中的每一个中的导电材料可相同或不同。
[0049]
在一些实施例中，可在单个阶段中同时用导电材料填充通孔116及沟槽114。换句话说，可在单个沉积阶段中沉积导电材料以大体上填充通孔116及沟槽114。例如，可采用包含单个阶段(例如，循环)的绝缘材料膜沉积、两个阶段的光致抗蚀剂图案化及蚀刻过程(例如，针对通孔116及沟槽114)，及一个阶段的cmp处理的双重镶嵌过程。在其它实施例中，可大体上在两个沉积阶段中用导电材料填充通孔116及沟槽114。在此类实施例中，可通过在通孔116中进行选择性金属沉积，如上文参考图1c及1d更详细地论述，接着在沟槽114的部分(例如，底部部分及/或侧壁)内及通孔116的部分内形成衬里材料118而形成触点120的部分，且此后，可使用例如常规沉积技术在另一(例如，后续)沉积阶段中形成触点120的额外部分及/或金属线122。换句话说，可在单个沉积过程中形成第一绝缘材料108及第二绝缘材料112，接着沉积导电材料。此后，可去除(例如，通过cmp处理)在第二绝缘材料112的上部表面上方的导电材料的上部部分，而不在形成第二绝缘材料112之前去除在第一绝缘材料108的上部表面上方的导电材料的上部部分。与双重镶嵌过程对比，单个镶嵌过程大体上需要两个阶段的膜沉积、两个阶段的光致抗蚀剂图案化及蚀刻过程，及两个阶段的cmp处理。在沟槽114内形成金属线122之前，可使用选择性蚀刻剂清洁触点120的暴露表面，例如以在暴露表面上提供粗糙(例如，纹理化)表面以允许(例如，促进)金属材料(例如，衬里材料118)在其上的生长，而不需要两个阶段的cmp处理。
[0050]
可例如使用化学气相沉积(cvd)或物理气相沉积(pvd)形成触点120及金属线122。替代地或另外，可使用常规技术来使用选择性cvd沉积形成触点120及/或金属线122。此类选择性沉积过程可用于减少(例如，防止)导电材料在触点120与金属线122的界面处变得“被夹断”，且可用于减少导电材料内或附近出现空隙、间隙等。此外，衬里材料118可在沟槽114及/或通孔116内就地生长。例如，可通过在导电材料的至少一部分暴露时例如将触点120的此类导电材料用作反应物来进行选择性cvd沉积过程而在沟槽114及/或通孔116内的cvd金属的外延“从下到上”生长中形成衬里材料118。特定来说，此导电材料可是导电的，以供应金属前驱气体分解及所得金属材料沉积所需的电子。因此，在沟槽114及/或通孔116内
形成衬里材料118可用于降低双重镶嵌过程期间在导电材料的邻近区之间出现空隙、间隙等的潜在发生率并改进其间的金属到金属接触，而不允许(例如，促进)导电材料沿着第二绝缘材料112的侧壁，例如在具有较小临界尺寸及/或高宽高比的开口内堆积。
[0051]
如图1e中所示，下伏第二绝缘材料112的蚀刻终止材料110及第一绝缘材料108中的每一个的部分可相对于衬里材料118侧向凹陷，使得蚀刻终止材料110及第一绝缘材料108中的每一个的区底切第二绝缘材料112及/或衬里材料118。换句话说，相对于蚀刻终止材料110及/或第一绝缘材料108的侧壁，第二绝缘材料112及/或衬里材料118的部分可较远地延伸到通孔116的上部部分中。此外，第二绝缘材料112及/或衬里材料118的部分可为通孔116的上部部分的至少一部分提供侧壁，使得相比触点120的最上表面，在触点外部(例如，侧接触点)的金属线122的最上表面相对较窄。换句话说，相比从触点120的最上表面测量的临界尺寸(例如，在x方向上延伸的宽度w4)，从触点外部的金属线122的最上表面测量的临界尺寸(例如，在x方向上延伸的宽度w3)可相对较小。借助于非限制性实例，在触点120外部的金属线122中的每一个的最上表面的宽度介于触点120的最上表面的宽度的约15％与约95％之间，例如介于约25％与约85％之间，或介于约35％与约75％之间。换句话说，例如，在触点120外部的金属线122中的每一个的最上表面的宽度比触点120的最上表面的宽度小约5nm与约10nm之间。特定来说，衬里材料118可定位且配置成在导电材料形成于通孔116及沟槽114内时，减少在通孔116内接近蚀刻终止材料110的侧壁及/或第一绝缘材料108的侧壁处(例如，第二绝缘材料112及/或衬里材料118的部分的底切区内)形成空隙。
[0052]
对比来说，常规双重镶嵌过程形成沟槽顶部比触点通孔的顶部宽度宽的常规结构。例如，常规结构中的触点通孔的顶部宽度可介于沟槽顶部的宽度的约45％与约85％之间。较宽沟槽使得能够直接看到触点通孔，此类常规结构中的触点通孔的顶部相比沟槽顶部相对较窄。然而，在微电子装置100中使用包含形成顶部相比通孔116的顶部相对较窄的沟槽114的双重镶嵌过程可增大在导电材料中，且具体来说在触点120与金属线122的界面处出现空隙、间隙等的可能性。因此，如本文中所公开的衬里材料118可定位且配置成减少(例如，防止)此类空隙、间隙等的出现，以便允许触点120与金属线122之间在其界面处的充分金属到金属接触。此外，衬里材料118可定位且配置成使得可增强选定区(例如，邻近金属线122之间)的绝缘性质。所属领域的一般技术人员将了解，本公开的实施例也可用于形成沟槽顶部比触点通孔的顶部宽的常规结构。
[0053]
此外，在一些实施例中，开口中的一或多个可内衬有额外材料(例如，晶种材料、扩散阻隔材料等)，以确保触点120与金属线122之间的适当电连接。在其它实施例中，包含通孔116及沟槽114的开口中的每一个可完全不含晶种材料及扩散阻隔材料。换句话说，金属线122的导电材料可与第二绝缘材料112及触点120中的每一个直接接触(例如，直接物理接触)。此外，触点120可与第二绝缘材料112、第一绝缘材料108及导电元件104直接接触(例如，直接物理接触)。
[0054]
图1f为在图1e中所示的形成阶段处的微电子装置100沿着y方向的横截面图。如图1f中所示，当从y方向观看时，通孔116内的金属线122的部分可形成为在此形成阶段处大体上在第二绝缘材料112的侧壁之间延伸(例如，完全延伸)。
[0055]
如图1g中所示，触点120及金属线122的形成使得形成耦合金属线122中的一个与通孔116中的一或多个内的触点120的导电结构126。换句话说，包含触点120及金属线122的
组合式结构使用双重镶嵌过程一起形成导电结构126，所述过程包含选择性沉积包含金属氮化物材料(例如，衬里材料118)的导电材料，所述金属氮化物材料可使用下伏于导电材料的至少一部分的导电材料(例如，触点120)例如在开口(例如，沟槽114)中的至少一个的底部中就地生长。
[0056]
图1h为在图1g中所示的形成阶段处的微电子装置100沿着y方向的横截面图。沟槽114的在通孔116(图1b)外部(例如，侧接通孔)的部分可形成于蚀刻终止材料110上方，且可由第二绝缘材料112(图1g中所示)的剩余部分彼此分离以在其中形成金属线122。可例如使用干式蚀刻过程来使用常规技术在第二绝缘材料112中形成开口(未示出)。接着可使用常规技术将金属线122形成于此类开口内。如上文所论述，金属线122可由类似于触点120的材料(例如，钨或氮化钨)的低电阻率金属材料形成。替代地，金属线122可由任何其它低电阻率金属材料形成，例如铝、铜、钼，或其合金。金属线122可与触点120连接(例如，电连接)，如从图1h的y方向观看。此后，可进行化学机械平坦化(cmp)过程，以去除在第二绝缘材料112的上部表面上方延伸的导电材料部分，而留下此导电材料的在沟槽114及通孔116(图1b)内的所要部分。以此方式，第二绝缘材料112可充当cmp阶段期间的蚀刻终止层。金属线122的侧接通孔116的部分可将个别导电结构126的导电材料，包含通孔116内的金属线122及触点120的部分以及导电元件104连接至微电子装置100内的其它导电结构。微电子装置100的平坦化表面允许进行后续金属化以建立多层级互连结构。可通过常规技术进行本文中未描述的后续过程阶段，以完成微电子装置100以及包含此类结构的微电子装置的形成。因此，可使用双重镶嵌过程制造微电子装置100，所述过程包含单个阶段(例如，循环)的绝缘材料膜沉积、两个阶段的光致抗蚀剂图案化及蚀刻过程(例如，针对通孔116及沟槽114)、一或两个阶段的导电材料沉积，及一个阶段的cmp处理。对比来说，单个镶嵌过程大体上需要两个阶段的绝缘材料膜沉积、两个阶段的光致抗蚀剂图案化及蚀刻过程，及两个阶段的cmp处理。
[0057]
因此，公开一种形成设备的方法。所述方法包括在上覆于下部绝缘材料的上部绝缘材料中形成沟槽，及在上部绝缘材料及下部绝缘材料中形成触点通孔。触点通孔与沟槽的部分相交，且从上部绝缘材料的上部表面延伸到在触点通孔下的导电元件的上部表面。触点通孔的上部边缘的宽度大于沟槽的上部边缘的宽度。所述方法还包括在触点通孔中形成导电材料，在沟槽内形成衬里材料，及在沟槽中形成导电材料。
[0058]
图2a到2h说明根据本公开的额外实施例的形成包含双重镶嵌结构的微电子装置结构的方法的各种方法阶段。所述方法为形成双重镶嵌结构的所谓的“先通孔”方法。
[0059]
参考图2a，经部分制造的微电子装置100
′
包含邻近基材(未示出)(例如，在基材上方)的基底绝缘材料102、导电元件104、形成为邻近基底绝缘材料102(例如，在基底绝缘材料上方)的阻隔材料106，及形成为邻近阻隔材料106(例如，在阻隔材料上方)的第一绝缘材料108。微电子装置100
′
还包含形成为邻近第一绝缘材料108(例如，在第一绝缘材料上方)的任选的蚀刻终止材料110，及形成为邻近任选的蚀刻终止材料110(例如，在蚀刻终止材料上方)的第二绝缘材料112。微电子装置100
′
的许多部分，例如导电元件104的导电材料及基底绝缘材料102、阻隔材料106、第一绝缘材料108、任选的蚀刻终止材料110及第二绝缘材料112的电介质材料以及其尺寸可与图1a到1h的微电子装置100的实施例中包含的那些部分相同。此外，此类导电材料及电介质材料是使用与先前实施例中使用的那些过程相同的过程形成(例如，沉积成)。如在先前实施例中，第一绝缘材料108形成为邻近阻隔材料106(例
如，在阻隔材料上方)，所述阻隔材料又形成为邻近基底绝缘材料102(例如，在基底绝缘材料上方)。此外，任选的蚀刻终止材料110(如果存在)形成为邻近第一绝缘材料108(例如，在第一绝缘材料上方)，且第二绝缘材料112形成为在蚀刻终止材料上方。此后，通孔116可形成于第二绝缘材料112、任选的蚀刻终止材料110及第一绝缘材料108中的每一个中。如在先前实施例中，通孔116由第二绝缘材料112、任选的蚀刻终止材料110(如果存在)及第一绝缘材料108的侧壁界定，且可通过使用光致抗蚀剂材料的常规光刻技术、接着进行干式蚀刻过程而形成，例如如上文参考图1b更详细地论述。
[0060]
如图2b中所示，选择性地去除第二绝缘材料112的额外部分以形成沟槽114，随后在沟槽中形成导电材料以产生第二层级互连件的金属线122。在此类实施例中，沟槽114可在形成通孔116之后形成。沟槽114至少部分地由第二绝缘材料112的侧壁界定，且可通过使用光致抗蚀剂材料的常规光刻技术、接着进行干式蚀刻过程而形成，例如如上文参考图1a更详细地论述。如在先前实施例中，沟槽114的上部边缘相比通孔116的上部边缘相对较窄。
[0061]
如图2c与图2d的组合中所示，在一或多个阶段中将一或多种导电材料(例如，低电阻率金属材料)形成于通孔116的开口的部分内，以在通孔116内形成触点120(例如，通孔插塞)并在沟槽114内形成金属线122。衬里材料118可在通孔116及/或沟槽114的部分内形成为邻近触点120的部分(例如，在部分上方)。衬里材料118的放置可取决于开口内的触点120的范围(例如，大小、位置等)，如上文参考图1c及1d更详细地论述。特定来说，触点120的大小(例如，厚度、深度等)可发生变化，如图2c及2d的实施例a、b及c中所示，其中图2d的实施例a、b及c的横截面图是沿着图2c的平面图的截面线2d-2d截取的。
[0062]
如图2e中所示，在一或多个阶段中将导电材料(例如，低电阻率金属材料)的一或多个额外部分形成于通孔116及沟槽114的开口内，以在通孔116内形成触点120并在沟槽114内形成金属线122。例如，可大体上同时用此类导电材料填充通孔116及沟槽114，或替代地，在双重镶嵌过程的两个沉积阶段中用导电材料填充通孔及沟槽，如上文参考图1e更详细地论述。触点120及金属线122的导电材料的额外部分可为包含但不限于钨或氮化钨的低电阻率金属材料。此外，可使用cvd或pvd沉积过程形成导电材料，及/或使用衬里材料118可例如在沟槽114及/或通孔116内就地生长的选择性cvd沉积形成导电材料。例如，可在沟槽114及/或通孔116内的cvd金属的外延“从下到上”生长中通过例如将触点120的导电材料用作反应物的选择性cvd沉积过程来形成衬里材料118。因此，在沟槽114及/或通孔116内形成衬里材料118可用于降低双重镶嵌过程期间在导电材料的邻近区之间出现空隙、间隙等的潜在发生率并改进其间的金属到金属接触，而不允许(例如，促进)导电材料沿着第二绝缘材料112的侧壁，例如在具有较小临界尺寸及/或高宽高比的开口内堆积。此外，材料的位置及尺寸可大体上类似(例如，相同)于先前实施例中论述的那些位置及尺寸。
[0063]
图2f为在图2e中所示的形成阶段处的微电子装置100
′
沿着y方向的横截面图。如图2f中所示，当从y方向观看时，通孔116内的金属线122的部分可形成为在此形成阶段处大体上在第二绝缘材料112的侧壁之间延伸(例如，完全延伸)。
[0064]
如图2g中所示，触点120及金属线122的形成使得形成包含触点120(例如，通孔插塞)及金属线122的导电结构126，如上文参考图1g更详细地论述。因此，触点120及金属线122的组合式结构使用双重镶嵌过程一起形成导电结构126，所述过程包含选择性沉积包含金属氮化物材料(例如，衬里材料118)的导电材料，所述金属氮化物材料可使用导电材料
(例如，触点120)例如在开口(例如，沟槽114)中的至少一个的底部中就地生长。
[0065]
图2h为在图2g中所示的形成阶段处的微电子装置100
′
沿着y方向的横截面图。如在先前实施例中，沟槽114的在通孔116(图2b)外部(例如，侧接通孔)的部分可形成为邻近蚀刻终止材料110，且可由第二绝缘材料112(图2g中所示)的剩余部分彼此分离以在其中形成金属线122。此后，可进行化学机械平坦化(cmp)过程以提供平坦化表面，以用于进行后续金属化以建立多层级互连结构及用于进行后续过程阶段以完成微电子装置100
′
的形成。
[0066]
因此，公开一种形成设备的方法。所述方法包括在第一绝缘材料及第二绝缘材料中形成触点通孔以暴露下伏于第一绝缘材料的导电元件，及在第二绝缘材料中形成沟槽。沟槽的上部边缘比触点通孔的上部边缘窄。所述方法还包括在触点通孔内形成导电材料的第一部分，在沟槽内形成衬里材料，及在沟槽中形成导电材料的第二部分。
[0067]
图2a到2h的微电子装置100
′
的所得结构可大体上类似(例如，相同)于图1a到1h的微电子装置100的结构。因此，无论是使用集成到双重镶嵌过程的“先沟槽”还是“先通孔”方法，都可在不受触点通孔及沟槽的相对临界尺寸限制的情况下且不需要使用单个镶嵌过程的情况下制造包含双重镶嵌结构的微电子装置(例如，设备)，相比触点的最上表面，所述结构包含最上表面相对较窄的在触点外部的金属线。此外，可通过选择性cvd沉积过程在沟槽114及/或通孔116内的cvd金属的外延“从下到上”生长中形成衬里材料118，例如以减少(例如，防止)空隙的出现，以便允许包含具有高宽高比的触点通孔的导电材料之间的充分金属到金属接触。本文中所公开的双重镶嵌过程及所得结构可包含用以形成两层级结构的顺序(例如，两个阶段)掩模/蚀刻过程，所述结构例如与两个侧接沟槽相交的触点通孔，所述沟槽的上部边缘相比触点通孔的上部边缘相对较窄。因此，双重镶嵌过程通过允许在平坦化之前填充沟槽及触点通孔，因此消除了处理阶段同时避免了导电材料的不必要浪费而改进了单个镶嵌过程。
[0068]
因此，公开一种设备。所述设备包括结构，所述结构包含上覆于下部绝缘材料的上部绝缘材料、下伏于下部绝缘材料的导电元件，及包括金属线及触点的导电材料。导电材料从上部绝缘材料的上部表面延伸到导电元件的上部表面。所述结构还包括邻近金属线的衬里材料。在触点外部的金属线的导电材料的最上表面的宽度相对小于触点的导电材料的最上表面的宽度。
[0069]
根据本公开的实施例的微电子装置100、100可用于包含存储器单元的一或多个存储器阵列302的存储器装置300中。以图3的功能框图示意性地示出存储器装置300(例如，dram装置、3d nand快闪存储器装置)。存储器装置300包含一或多个微电子装置100、100
′
的存储器单元的存储器阵列302，及控制逻辑组件304。控制逻辑组件304可配置成以操作方式与存储器阵列302交互，以便读取、写入或刷新存储器阵列302内的任何或所有存储器单元。例如，存储器装置300可包含存储器阵列302，其可包含互补金属氧化物半导体(cmos)区，例如下伏于存储器阵列302的阵列下cmos(cua)区306。存储器阵列302可包含连接到接入线(例如，字线)及数据线(例如，位线)的存储器单元。此外，cua区306可下伏于存储器阵列302且包含其支持电路。支持电路可支持以堆叠配置存在的存储器单元的一或多个额外阵列。例如，包含具有存储器单元的存储器阵列302的存储器装置300可是二维(2d)的，以便展现单个层面(例如，单个阶层、单个层级)的存储器单元，或可是三维(3d)的，以便展现多个层面(例如，多个层级、多个阶层)的存储器单元。在堆叠配置中，cua区306可有助于接入每一
阵列中的一或多个存储器单元。例如，cua区306可有助于耦合到存储器阵列302的通道的存储器单元、耦合到额外存储器阵列302(其耦合到存储器阵列302)的通道的存储器单元，与控制器之间的数据传送。
[0070]
因此，存储器装置包括邻近金属垫的第一绝缘材料、邻近第一绝缘材料的第二绝缘材料，及包括导电材料的结构，所述导电材料包括延伸穿过第二绝缘材料的金属线及延伸穿过第一绝缘材料及第二绝缘材料的触点。金属线与触点相交。触点的宽高比介于约3:1与约12:1之间。存储器装置还包括邻近金属线的衬里材料。导电材料与第一绝缘材料、第二绝缘材料及金属垫中的每一个直接接触。
[0071]
包含根据本公开的实施例的装置结构(例如，微电子装置100、100)的微电子装置可用于本公开的电子系统的实施例中。例如，图4是根据本公开的实施例的说明性电子系统400的框图。电子系统400可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝式电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、例如或平板计算机的具有wi-fi或蜂窝网络的平板计算机、电子书、导航装置等。电子系统400包含至少一个存储器装置420。存储器装置420可包含例如本文中先前所描述的微电子装置(例如，微电子装置100、100)的实施例。电子系统400可进一步包含至少一个电子信号处理器装置410(常常被称为“微处理器”)。电子信号处理器装置410可任选地包含本文中先前所描述的微电子装置(例如，微电子装置100、100)的实施例。电子系统400可进一步包含用于由用户将信息输入到电子系统400中的一或多个输入装置430，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统400可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置440，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置430及输出装置440可包括单个触摸屏装置，其可用于向电子系统400输入信息及向用户输出视觉信息。输入装置430及输出装置440可与存储器装置420及电子信号处理器装置410中的一或多个电通信。
[0072]
因此，公开一种电子系统，其包括可操作地耦合到输入装置及输出装置的处理器装置及可操作地耦合到处理器装置的存储器装置。存储器装置包括存储器单元，存储器单元中的至少一个包括结构，所述结构包含上覆于下部绝缘材料的上部绝缘材料、下伏于下部绝缘材料的导电元件，及包括金属线及触点的导电材料。导电材料从上部绝缘材料的上部表面延伸到导电元件的上部表面。所述结构还包括邻近金属线的衬里材料。在触点外部的金属线的导电材料的最上表面的宽度相对小于触点的导电材料的最上表面的宽度。
[0073]
可以如下文所阐述但不限于如下文所阐述的方式进一步表征本公开的实施例。
[0074]
实施例1∶一种设备，其包括：结构，所述结构包括：邻近下部绝缘材料的上部绝缘材料；下伏于下部绝缘材料的导电元件；包括金属线及触点的导电材料，导电材料从上部绝缘材料的上部表面延伸到导电元件的上部表面；及邻近金属线的衬里材料，其中在触点外部的金属线的导电材料的最上表面的宽度相对小于触点的导电材料的最上表面的宽度。
[0075]
实施例2：根据实施例1所述的设备，其中触点的导电材料与下部绝缘材料及导电元件中的每一个直接接触，使得包括金属线及触点的开口大体上完全不含晶种材料及扩散阻隔材料。
[0076]
实施例3：根据实施例1或实施例2所述的设备，其中触点的触点通孔的宽高比介于约3:1与约12:1之间。
[0077]
实施例4：根据实施例1到3中任一实施例所述的设备，其中衬里材料包括金属氮化硅或金属氮化硼且导电材料包括钨。
[0078]
实施例5：根据实施例1到4中任一实施例所述的设备，其中衬里材料沿着上部绝缘材料及下部绝缘材料中的每一个的侧壁的部分定位；且其中衬里材料上覆于触点的导电材料的部分。
[0079]
实施例6：根据实施例1到5中任一实施例所述的设备，其中金属线的深度对应于上部绝缘材料的厚度且触点的深度对应于下部绝缘材料与上部绝缘材料的组合厚度，触点的深度相对大于金属线的深度；且其中在触点外部的金属线的最上表面的宽度介于触点的最上表面的宽度的约15％与约95％之间。
[0080]
实施例7：根据实施例1到6中任一实施例所述的设备，其中衬里材料位于包含金属线的上部绝缘材料中的沟槽的底部部分内；且其中包括触点的触点通孔内的上部绝缘材料的侧壁的介于约25％与约35％之间的表面区域完全不含衬里材料。
[0081]
实施例8：一种形成设备的方法，其包括：在上覆于下部绝缘材料的上部绝缘材料中形成沟槽；在上部绝缘材料及下部绝缘材料中形成触点通孔，触点通孔与沟槽的部分相交且从上部绝缘材料的上部表面延伸到在触点通孔下的导电元件的上部表面，且触点通孔的上部边缘的宽度大于沟槽的上部边缘的宽度；在触点通孔中形成导电材料；在沟槽内形成衬里材料；及在沟槽中形成导电材料。
[0082]
实施例9：根据实施例8所述的方法，其进一步包括在下部绝缘材料与上部绝缘材料之间形成蚀刻终止材料，下部绝缘材料、上部绝缘材料及蚀刻终止材料中的每一个是在单个沉积过程中形成，其中下部绝缘材料及上部绝缘材料中的每一个包括第一电介质材料，且蚀刻终止材料包括不同于第一电介质材料的第二电介质材料。
[0083]
实施例10：根据实施例9所述的方法，其中第一电介质材料由氧化硅形成且第二电介质材料由氮化硅形成。
[0084]
实施例11：根据实施例8到10中任一实施例所述的方法，其中形成衬里材料包括在触点通孔的导电材料的上部表面上外延地生长衬里材料。
[0085]
实施例12：根据实施例8到11中任一实施例所述的方法，其中形成触点通孔包括形成包括介于约3:1与约12:1之间的宽高比的触点通孔。
[0086]
实施例13：根据实施例8到12中任一实施例所述的方法，其中在触点通孔中形成导电材料及在沟槽中形成导电材料包括用导电材料填充沟槽及触点通孔中的每一个，而不在沟槽及触点通孔中的每一个内形成晶种材料。
[0087]
实施例14：根据实施例8到13中任一实施例所述的方法，其中形成导电材料包括在触点通孔内邻近导电元件地选择性沉积导电材料；其中形成衬里材料包括此后在沟槽内生长衬里材料；且其中在沟槽中形成导电材料包括此后沉积导电材料以填充沟槽的剩余部分。
[0088]
实施例15：根据实施例8到14中任一实施例所述的方法，其进一步包括在单个阶段中去除在沟槽、触点通孔及上部绝缘材料上方的导电材料的上部表面，而不在沉积上部绝缘材料之前去除在下部绝缘材料上方的导电材料的上部表面。
[0089]
实施例16：一种形成设备的方法，其包括：在第一绝缘材料及第二绝缘材料中形成触点通孔以暴露下伏于第一绝缘材料的导电元件；在第二绝缘材料中形成沟槽，其中沟槽
的上部边缘比触点通孔的上部边缘窄；在触点通孔内形成导电材料的第一部分；在沟槽内形成衬里材料；及在沟槽中形成导电材料的第二部分。
[0090]
实施例17：根据实施例16所述的方法，其进一步包括在单个沉积过程中形成第一绝缘材料及第二绝缘材料，且随后去除导电材料的第二部分的上部部分，而不在形成第二绝缘材料之前去除导电材料的第一部分的上部部分。
[0091]
实施例18：根据实施例16或实施例17所述的方法，其进一步包括将衬里材料形成为独立于触点通孔的宽高比的大小。
[0092]
实施例19：根据实施例16到18中任一实施例所述的方法，其中形成衬里材料包括从沟槽的底部生长衬里材料而不在第二绝缘材料的侧壁上形成衬里材料。
[0093]
实施例20：根据实施例16到19中任一实施例所述的方法，其进一步包括在沟槽的侧接触点通孔的部分中形成衬里材料，而不在触点通孔内形成衬里材料。
[0094]
实施例21：一种存储器装置，其包括：邻近金属垫的第一绝缘材料；邻近第一绝缘材料的第二绝缘材料；包括导电材料的结构，所述导电材料包括延伸穿过第二绝缘材料的金属线及延伸穿过第一绝缘材料及第二绝缘材料的触点，金属线与触点相交，其中触点的宽高比介于约3:1与约12:1之间；及邻近金属线的衬里材料，其中导电材料与第一绝缘材料、第二绝缘材料及金属垫中的每一个直接接触。
[0095]
实施例22：根据实施例21所述的存储器装置，其中在触点外部的金属线的最上表面相比触点的最上表面相对较窄。
[0096]
实施例23：根据实施例22所述的存储器装置，其中在触点外部的金属线的最上表面的宽度比触点的最上表面的宽度小约5nm与约10nm之间。
[0097]
实施例24：根据实施例21到23中任一实施例所述的存储器装置，其中衬里材料邻近包括金属线的沟槽的底部部分定位，第二绝缘材料的侧壁的介于约25％与约35％之间的表面区域不具有衬里材料。
[0098]
实施例25：根据实施例24所述的存储器装置，其中晶种材料及扩散阻隔材料完全不存在于包括金属线的沟槽及包括触点的触点通孔中的每一个内。
[0099]
实施例26：根据实施例21到25中任一实施例所述的存储器装置，其中导电材料包括钨且衬里材料包括氮化硅或氮化硼。
[0100]
实施例27：根据实施例21到26中任一实施例所述的存储器装置，其进一步包括存储器单元的至少一个存储器阵列且包含在至少一个存储器阵列下的阵列下cmos(cua)区，其中金属线及触点连接到至少一个存储器阵列的个别存储器单元及cua区的电路。
[0101]
实施例28：根据实施例27所述的存储器装置，其中至少一个存储器阵列为3d nand快闪存储器装置的三维存储器阵列，所述快闪存储器装置包含直接下伏于三维存储器阵列的cua区。
[0102]
虽然已结合图描述某些说明性实施例，但所属领域的一般技术人员将认识到且了解，本公开所涵盖的实施例不限于在本文中明确地示出且描述的那些实施例。确切地说，可在不脱离本公开所涵盖的实施例(例如本文中要求保护的那些实施例，包含合法等效物)的范围的情况下，对本文中所描述的实施例做出多种添加、删除及修改。另外，一个公开的实施例的特征可与另一公开的实施例的特征组合，且仍涵盖在本公开的范围内。