半导体存储装置的制作方法

半导体存储装置
1.[相关申请]
[0002]
本技术享有以日本专利申请2020-41758号(申请日：2020年3月11日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体存储装置。


背景技术：

[0004]
已知有单元构造体呈三维积层而成的半导体存储装置。这种半导体存储装置被要求更加小型化及高集成化。


技术实现要素：

[0005]
本发明的实施方式提供一种可实现更加小型化及高集成化的半导体存储装置。
[0006]
实施方式的半导体存储装置具有多个第1配线层、半导体层、第1电荷储存部、导电部及连接部。多个第1配线层分别在第1方向上延伸，且设置在与第1方向交叉的第2方向上。半导体层在第2方向上延伸，且对于多个第1配线层于与第1方向及第2方向交叉的第3方向上面向而设。第1电荷储存部设置在第1配线与半导体层的间。导电部在第2方向上延伸，且设置在相对于半导体层与第1电荷储存部为相反侧。连接部的一端与半导体层相接，另一端与导电部相接。
附图说明
[0007]
图1是表示第1实施方式的半导体存储装置的放大剖视图。
[0008]
图2是与图1的
ⅱ-ⅱ
线对应的剖视图。
[0009]
图3是与图2的
ⅲ-ⅲ
线对应的剖视图。
[0010]
图4是表示与图3对应的截面的半导体存储装置的步骤图。
[0011]
图5是表示与图3对应的截面的半导体存储装置的步骤图。
[0012]
图6是表示与图3对应的截面的半导体存储装置的步骤图。
[0013]
图7是表示与图3对应的截面的半导体存储装置的步骤图。
[0014]
图8是表示与图3对应的截面的半导体存储装置的步骤图。
[0015]
图9是表示与图3对应的截面的半导体存储装置的步骤图。
[0016]
图10是表示与图3对应的截面的半导体存储装置的步骤图。
[0017]
图11是表示与图3对应的截面的半导体存储装置的步骤图。
[0018]
图12是表示与图3对应的截面的半导体存储装置的步骤图。
[0019]
图13是表示与图3对应的截面的半导体存储装置的步骤图。
[0020]
图14是第2实施方式的半导体存储装置中，与图3对应的剖视图。
[0021]
图15是表示与图14对应的截面的半导体存储装置的步骤图。
[0022]
图16是表示与图14对应的截面的半导体存储装置的步骤图。
[0023]
图17是表示与图14对应的截面的半导体存储装置的步骤图。
[0024]
图18是表示与图14对应的截面的半导体存储装置的步骤图。
[0025]
图19是表示与图14对应的截面的半导体存储装置的步骤图。
[0026]
图20是表示与图14对应的截面的半导体存储装置的步骤图。
[0027]
图21是表示与图14对应的截面的半导体存储装置的步骤图。
[0028]
图22是第3实施方式的半导体存储装置中，沿xy平面的剖视图。
具体实施方式
[0029]
以下，参照附图说明实施方式的半导体存储装置。在以下说明中，对具有相同或类似功能的构成标注相同符号。而且，有时省略这些构成的重复说明。附图为示意图或概念图，各部分的厚度与宽度的关系、部分间的大小的比率等未必限于与实物相同。
[0030]
本说明书中所谓“连接”并不限定于物理连接的情况，也包含电连接的情况。也就是说，所谓“连接”并不限定于将2个部件直接相接的情况，也包含在2个部件之间介存有其它部件的情况。另一方面，所谓“相接”是指直接相接。本说明书中所谓“重叠”及“面对”并不限定于2个部件直接相对，也包含在2个部件之间存在其它部件的情况。另外，所谓“重叠”及“面对”也包含2个部件各自的一部分彼此重叠或面对的情况等。另外，所谓“厚度”，方便起见，也可改称为“尺寸”。进而，所谓“相对”是指2个部件的至少一部分相互重叠。也就是说，所谓“相对”并不限定于2个部件遍及整体相互重叠，也包含2个部件的一部分彼此错开地相互重叠的情况。
[0031]
另外，先对+x方向、-x方向、+y方向、-y方向、+z方向、及-z方向进行定义。+x方向、-x方向、+y方向、及y方向是沿着下述硅衬底10的表面的方向。+x方向是下述位线bl延伸的方向。-x方向是与+x方向相反的方向。在不区分+x方向与-x方向的情况下，简称为“x方向”。+y方向及y方向是与x方向交叉(例如正交)的方向。+y方向是下述字线wl延伸的方向。-y方向是与+y方向相反的方向。在不区分+y方向与-y方向的情况下，简称为“y方向”。+z方向及z方向是与x方向及y方向交叉(例如正交)的方向，是硅衬底10的厚度方向。+z方向是从硅衬底10朝向下述积层体30的方向。-z方向是与+z方向相反的方向。在不区分+z方向与-z方向的情况下，简称为“z方向”。本说明书中，有时将“+z方向”称为“上”，将
“-
z方向”称为“下”。但是，所述表达为了方便起见，并不规定重力方向。本实施方式中，x方向为第3方向的一例，y方向为第1方向的一例，z方向为第2方向的一例。
[0032]
(第1实施方式)
[0033]
图1是表示第1实施方式的半导体存储装置1的放大剖视图。
[0034]
如图1所示，半导体存储装置1例如是非易失性的nand(not and，与非)型闪存。半导体存储装置1包含硅衬底10、下部构造体20、积层体30、多个柱60、绝缘部70(参照图2)、上部构造体80及多个接点90。
[0035]
硅衬底10是成为半导体存储装置1的基底的衬底。硅衬底10的至少一部分形成为将z方向设为厚度方向的板状。硅衬底10例如由包含硅(si)的半导体材料形成。本实施方式中，硅衬底10也可以将由氧化硅等形成的未图示的绝缘层、或由硅等形成的导电层积层而构成soi(silicon on insulator，绝缘体上硅)衬底。硅衬底10为衬底的一例。
[0036]
下部构造体20设置在硅衬底10上。下部构造体20例如包含下绝缘膜21、多条源极线sl及上绝缘膜23。下绝缘膜21设置在硅衬底10上。多条源极线sl设置在下绝缘膜21上。多条源极线sl在x方向彼此相邻，并且分别在y方向上延伸。上绝缘膜23设置在多条源极线sl的上方。在源极线sl与上绝缘膜23之间、及下绝缘膜21与上绝缘膜23之间，设置有未图示的绝缘部件。
[0037]
积层体30设置在下部构造体20上。积层体30例如包含多个功能层31、及多个绝缘膜32(参照图3)。多个功能层31包含多个第1功能层31a、1个以上的第2功能层31b、及1个以上的第3功能层31c。
[0038]
多个第1功能层31a分别在z方向上积层。在z方向上相邻的第1功能层31a彼此之间，设置有绝缘膜32。第1功能层31a分别例如包含多条字线wl、多个浮栅电极fg、及多个阻挡绝缘膜41。多条字线wl是设置在柱60侧方的配线。第1功能层31a中包含的多条字线wl在x方向上彼此相邻，并且分别在x方向及y方向上延伸。字线wl在将电子注入到浮栅电极fg的情况下、或将注入到浮栅电极fg的电子从浮栅电极fg取出的情况下等，通过未图示的驱动电路被施加电压，从而对连接于字线wl的浮栅电极fg施加特定电压。
[0039]
多个浮栅电极fg分别是设置在柱60侧方的电极膜。浮栅电极fg是具有储存电荷的能力的膜。浮栅电极fg在由字线wl施加有电压的情况下使电子的储存状态变化。各浮栅电极fg设置在该浮栅电极fg对应的字线wl、与该浮栅电极fg对应的柱60之间。本说明书中所谓“对应”例如是指通过相互组合而构成1个单元构造体的要素。
[0040]
多个阻挡绝缘膜41分别设置在该阻挡绝缘膜41对应的字线wl、与该阻挡绝缘膜41对应的浮栅电极fg之间。
[0041]
第2功能层31b设置在最下层的第1功能层31a的下方。第2功能层31b例如包含多条源极侧选择栅极线sgs。多条源极侧选择栅极线sgs在x方向上彼此相邻，并且分别在y方向上延伸。对于源极侧选择栅极线sgs，在使柱60与源极线sl之间导通的情况下通过未图示的驱动电路而施加电压。
[0042]
第3功能层31c设置在最上层的第1功能层31a的上方。第3功能层31c例如包含多条漏极侧选择栅极线sgd。多条漏极侧选择栅极线sgd在x方向上彼此相邻，并且分别在y方向上延伸。对于漏极侧选择栅极线sgd，在使柱60与源极线sl之间导通的情况下通过未图示的驱动电路而施加电压。
[0043]
多个柱60设置在多条源极线sl上，分别在z方向上延伸。多个柱60在x方向及y方向上彼此分开设置。例如，多个柱60在从z方向观察的情况下，排列成沿着x方向及y方向的矩阵状。各柱60的下端贯通下部构造体20的上绝缘膜23而连接于源极线sl。
[0044]
上部构造体80设置在积层体30上。上部构造体80例如包含多条位线bl、用于源极侧选择栅极线sgs的配线、用于字线wl的配线82、及用于漏极侧选择栅极线sgd的配线83。
[0045]
多个接点90分别在z方向上延伸。多个接点90例如包含用于柱60的多个接点91、用于源极侧选择栅极线sgs的多个接点(未图示)、用于字线wl的多个接点93、及用于漏极侧选择栅极线sgd的多个接点94。
[0046]
接点91设置在柱60上。多条位线bl在y方向上彼此相邻，且分别在x方向上延伸。将排列于x方向的多个柱60中设置在最靠-x方向侧的柱60设为第1个的情况下，第奇数个柱60经由接点91而连接于共通的位线bl。第偶数个柱60经由接点91而连接于另外的共通的位线
bl。也就是说，排列于x方向的多个柱60中彼此相邻的柱60并未连接于相同的位线bl。
[0047]
用于源极侧选择栅极线sgs的多个接点(未图示)设置在源极侧选择栅极线sgs的+y方向侧的端部上。用于源极侧选择栅极线sgs的配线(未图示)经由用于源极侧选择栅极线sgs的接点而连接于源极侧选择栅极线sgs。
[0048]
多个接点93设置在字线wl的y方向的端部上。配线82设置在接点93上，且在y方向上延伸。配线82经由接点93而连接于字线wl。
[0049]
多个接点94设置在漏极侧选择栅极线sgd的+y方向的端部上。配线83设置在接点94上，且在y方向上延伸。配线83经由接点94而连接于漏极侧选择栅极线sgd。
[0050]
图2是与图1的
ⅱ-ⅱ
线对应的剖视图。图3是与图2的
ⅲ-ⅲ
线对应的剖视图。
[0051]
如图2、图3所示，积层体30在各柱60的周围具有能存储信息的存储构造。分别设置在多个柱60周围的存储构造具有彼此相同的构造。因此，以下着眼于1个柱60，以这些柱60的周围的构造为中心进行说明。
[0052]
字线wl包含相对于柱60位于-x方向侧的第1字线wla、及位于+x方向侧的第2字线wlb。第1字线wla及第2字线wlb在x方向上彼此相邻，并且分别在y方向上延伸。第1字线wla与第2字线wlb例如相对于柱60在y方向朝彼此相反的方向引出，且相互独立地受到控制。第1字线wla为第1配线层的一例，第2字线wlb为第2配线层的一例。
[0053]
字线wl例如由钨形成。在字线wl的表面，也可以设置抑制字线wl的材料扩散的障壁金属膜(未图示)。障壁金属膜例如由氮化钛(tin)形成。
[0054]
字线wl是以其间隔着绝缘部(例如绝缘膜32、41)的方式在z方向交替积层。本实施方式中，对于一个柱60，将字线wl及绝缘部积层的部分称为单元区域71。该情况下，单元区域71的上端与第2功能层31b相连。单元区域71的下端与第3功能层31c相连。
[0055]
多个浮栅电极fg包含相对于柱60位于-x方向侧的第1浮栅电极fga、及位于+x方向侧的第2浮栅电极fgb。第1浮栅电极fga设置在第1字线wla与柱60之间。另一方面，第2浮栅电极fgb设置在第2字线wlb与柱60之间。第1浮栅电极fga为第1电荷储存部的一例，第2浮栅电极fgb为第2电荷储存部的一例。
[0056]
浮栅电极fg例如由多晶硅形成。第1浮栅电极fga在通过第1字线wla施加有电压的情况下，电子的储存状态产生变化。第2浮栅电极fgb在通过第2字线wlb施加有电压的情况，电子的储存状态产生变化。
[0057]
第1浮栅电极fga在从z方向观察半导体存储装置1的俯视下，例如形成为中心角约180
°
且朝-x方向侧突出的圆弧状。具体来说，第1浮栅电极fga随着从y方向的中央部朝向+y方向侧及-y方向侧的各方向侧而朝+x方向侧弯曲并延伸。
[0058]
第2浮栅电极fgb俯视下例如形成为中心角约180
°
且朝+x方向侧突出的圆弧状。具体来说，第2浮栅电极fgb随着从y方向的中央部朝向+y方向侧及-y方向侧的各方向侧而朝-x方向侧弯曲并延伸。
[0059]
如图3所示，所述源极侧选择栅极线sgs及漏极侧选择栅极线sgd中朝向柱60侧的端部位于比字线wl的朝向柱60侧的端部更靠柱60侧。也就是说，源极侧选择栅极线sgs及漏极侧选择栅极线sgd中朝向柱60侧的端部俯视下与浮栅电极fg相互重叠。源极侧选择栅极线sgs及漏极侧选择栅极线sgs也可以为其中任一个与浮栅电极fg在俯视下相互重叠。另外，也可以在源极侧选择栅极线sgs及漏极侧选择栅极线sgd与柱60之间设置浮栅电极。
[0060]
多个阻挡绝缘膜41包含相对于柱60位于-x方向侧的第1阻挡绝缘膜41a、及位于+x方向侧的第2阻挡绝缘膜41b。第1阻挡绝缘膜41a设置在第1字线wla与第1浮栅电极fga之间。第2阻挡绝缘膜41b设置在第2字线wlb与第2浮栅电极fgb之间。
[0061]
第1阻挡绝缘膜41a及第2阻挡绝缘膜41b分别例如由3个绝缘膜45、46、47形成。
[0062]
在3个绝缘膜45、46、47中，绝缘膜45位于最靠近浮栅电极fg的位置。绝缘膜45例如覆盖浮栅电极fg的侧面、上表面及下表面(参照图3)。绝缘膜45例如由硅氮化物(sin)及铪氧化物(hfo)等high-k材料形成。但是，绝缘膜45也可以由包含钌(ru)、铝(аl)、钛(ti)、锆(zr)或硅(si)的材料而形成。
[0063]
绝缘膜46设置在相对于绝缘膜45与浮栅电极fg为相反侧。绝缘膜46例如以其间介存有绝缘膜45的方式覆盖浮栅电极fg的侧面、上表面及下表面(参照图3)。但是，绝缘膜46也可以代替所述构成，只覆盖浮栅电极fg的侧面，并且沿着绝缘膜32与字线wl的边界而设置。绝缘膜46例如由硅氧化物而形成。
[0064]
绝缘膜47设置在相对于绝缘膜45、46与浮栅电极fg为相反侧。绝缘膜47例如沿着绝缘膜32与字线wl的边界而设置，且以其间介存有绝缘膜45、46的方式覆盖浮栅电极fg的侧面(参照图3)。但是，绝缘膜47也可以代替所述构成，与绝缘膜45、46同样地覆盖浮栅电极fg的侧面、上表面及下表面。绝缘膜47只要由高介电常数的材料形成即可，例如，由包含铝(аl)、铪(hf)、锆(zr)的氧化膜的high-k膜形成。此外，绝缘膜47也可以由硅氮化物而形成。
[0065]
如图2所示，柱60设置在第1字线wla与第2字线wlb之间。柱60例如包含通道61、核心绝缘部62、隧道绝缘膜63及背栅极电极64。通道61为半导体层的一例。背栅极电极64为导电部的一例。
[0066]
通道61遍及柱60的z方向的全长(全高)而在z方向上延伸。通道61的下端贯通图3所示的下部构造体20的上绝缘膜23，且连接于源极线sl。另一方面，通道61的上端经由接点91(图3中未图示)而连接于位线bl。通道61由多晶硅(poly si)等半导体材料形成。但是，通道61例如也可以由一部分掺杂有杂质的多晶硅而形成。通道61中所含的杂质例如为选自由碳、磷、硼、锗所组成的群中的任一个。通道61例如在将电子注入到浮栅电极fg的情况下、或将注入到浮栅电极fg的电子从浮栅电极fg取出的情况下等，在源极线sl与位线bl之间流通电流。
[0067]
如图2所示，通道61在第1字线wla与第2字线wlb之间，俯视下形成为环状(例如在x方向较长的长圆状)。通道61包含柱60中位于-x方向侧的第1通道部61a、及柱60中位于+x方向侧的第2通道部61b。第1通道部61a及第2通道部61b在x方向上彼此相邻，并且分别在z方向上延伸。
[0068]
核心绝缘部62在x方向及y方向上，设置在比通道61更靠柱60的中心侧。例如，核心绝缘部62设置在通道61的内周面上。如图3所示，核心绝缘部62遍及柱60的z方向的全长(全高)而在z方向上延伸。核心绝缘部62例如由氧化硅(sio)形成。
[0069]
隧道绝缘膜63至少沿着通道61的-x方向的侧面与+x方向的侧面而设置。隧道绝缘膜63包含柱60中位于-x方向侧的第1隧道绝缘膜63a、及柱60中位于+x方向侧的第2隧道绝缘膜63b。第1隧道绝缘膜63a设置在第1浮栅电极fga与第1通道部61a之间。第2隧道绝缘膜63b设置在第2浮栅电极fgb与第2通道部61b之间。
[0070]
本实施方式中，隧道绝缘膜63形成为包围通道61的-x方向的侧面、+x方向的侧面、-y方向的侧面、及+y方向的侧面的环状(例如在x方向较长的长圆状)。隧道绝缘膜63例如遍及柱60的z方向的全长(全高)而在z方向上延伸。
[0071]
如图2所示，根据以上说明的构成，在各第1功能层31a中，通过与柱60对应的第1浮栅电极fga及第2浮栅电极fgb、第1阻挡绝缘膜41a及第2阻挡绝缘膜41b、以及第1隧道绝缘膜63a及第2隧道绝缘膜63b，在柱60的周围形成能够保存电荷的单元构造体mc。单元构造体mc与各柱60对应地在y方向上相邻。因此，在各单元区域71中，多个单元构造体mc在z方向上隔开间隔地积层。
[0072]
绝缘部70设置在积层体30，且分断第1字线wla与第2字线wlb。绝缘部70在y方向上设置在多个柱60之间，且在多个柱60之间沿y方向延伸。绝缘部70在x方向上设置在第1字线wla与第2字线wlb之间，且分断第1字线wla与第2字线wlb。另外，绝缘部70在x方向上设置在第1浮栅电极fga的一部分与第2浮栅电极fgb的一部分之间，且分断第1浮栅电极fga与第2浮栅电极fgb。
[0073]
在y方向上，柱60与绝缘部70交替设置。换句话说，绝缘部70设置在排列于y方向的一柱60与另一柱60之间。
[0074]
由此，绝缘部70与柱60协动，将第1字线wla与第2字线wlb之间电绝缘。本实施方式中，绝缘部70在y方向上相邻的单元构造体mc的隧道绝缘膜63彼此之间沿y方向呈直线状延伸，且分别与在y方向上相邻的单元构造体mc的隧道绝缘膜63相接。绝缘部70例如由氧化硅(sio2)之类的绝缘材料而形成。此外，本实施方式中，对各浮栅电极fg由阻挡绝缘膜41分别包围的所谓浮动栅极型的单元构造体mc进行了说明，但并不限于此。单元构造体也可以为所谓电荷捕获型，也就是说，具备相对于各字线wl的整体在z方向上延伸的电荷储存层。
[0075]
背栅极电极64相对于通道61在柱60的中心侧(核心绝缘部62内)沿z方向延伸而设置。背栅极电极64例如为筒状。具体来说，背栅极电极64俯视下形成为比通道61小一圈的环状(例如在x方向较长的长圆状)。背栅极电极64包含柱60中位于-x方向侧的第1背栅极部64a、及柱60中位于+x方向侧的第2背栅极部64b。背栅极电极64并不限于筒状，例如也可以为与柱60的中心同轴配置的柱状。
[0076]
第1背栅极部64a在其间介存有核心绝缘部62的一部分的状态下与第1通道部61a相对。第2背栅极部64b在其间介存有核心绝缘部62的一部分的状态下与第2通道部61b相对。背栅极电极64通过使第1背栅极部64a及第2背栅极部64b在x方向上彼此相连而如上所述形成为环状。因此，核心绝缘部62中设置有背栅极电极64的部分被分断为相对于背栅极电极64位于柱60外侧的外侧绝缘部62a、及相对于背栅极电极64位于柱60中心侧的内侧绝缘部62b。该情况下，外侧绝缘部62a沿着通道61的内周面与背栅极电极64的外周面在俯视下形成为环状。另一方面，内侧绝缘部62b沿着背栅极电极64的内周面在俯视下形成为圆状。
[0077]
在图2的例中，背栅极电极64俯视下的最小厚度t64优选分别比外侧绝缘部62a的最小厚度t62a及通道61的最小厚度t61厚。在图示的例中，通道61的最小厚度t61比外侧绝缘部62a的最小厚度t62a厚。但是，背栅极电极64、外侧绝缘部62a及通道61的厚度可以适当变更。
[0078]
背栅极电极64例如由硅(多晶硅或结晶硅等)形成。具体来说，背栅极电极64是杂
质浓度设定为1
×
10
17
cm-3
以上且1
×
10
21
cm-3
以下(更佳为1
×
10
18
cm-3
以上且1
×
10
19
cm-3
以下)的n型半导体，其导电率比通道61高。
[0079]
如图3所示，背栅极电极64从沿着z方向的纵截面观察时，遍及单元区域71的全长而形成。背栅极电极64的上端部在比单元区域71更靠上方，位于第3功能层31c内。背栅极电极64的上端部在其间介存有通道61及外侧绝缘部62a的状态下，与漏极侧选择栅极线sgd相对。但是，背栅极电极64的上端部也可以位于第3功能层31c内比漏极侧选择栅极线sgd更靠下方。
[0080]
背栅极电极64的下端部在比单元区域71更靠下方，位于第2功能层31b内。背栅极电极64的下端部在第2功能层31b内其间介存有通道61及外侧绝缘部62a的状态下，与漏极侧选择栅极线sgd相对。但是，背栅极电极64的下端部也可以位于第2功能层31b内比源极侧选择栅极线sgs更靠上方。因此，背栅极电极64的z方向的长度比单元区域71长，且比通道61短。也就是说，背栅极电极64的z方向的两端部位于比构成单元区域71的字线wl中配置在最下层及最上层(单元区域71的最外侧)的字线wl更靠外侧。此外，关于背栅极电极64的z方向的长度，只要谋求与位线bl及源极线sl的绝缘，且至少遍及单元区域71的全长而延伸，那么可以适当变更。
[0081]
在背栅极电极64的下端部，在与源极侧选择栅极线sgs相对的位置(在z方向重叠的位置)，设置有连接电极98。连接电极98从背栅极电极64的下端部朝柱60的外周侧延伸。连接电极98在位于柱60外周侧的一端(以下，称为外周端部)与通道61相接，在位于柱60内周侧的另一端与背栅极电极64的下端部相接。也就是说，背栅极电极64经由通道61而连接于源极线sl。另一方面，背栅极电极64未连接于位线bl。连接电极98为连接部的一例。
[0082]
本实施方式中，连接电极98从背栅极电极64的全周以凸缘状突出。而且，连接电极98的外周端部遍及全周而连接于通道61。但是，连接电极98也可以为将背栅极电极64的下端部与通道61在至少一部分连接的构成。另外，连接电极98只要谋求与源极线sl的绝缘，那么也可以在单元区域71的下方，与源极侧选择栅极线sgs在z方向不同的位置(在z方向上不重叠的位置)连接。源极侧选择栅极线sgs配置在各字线wl中最靠近硅衬底10的字线wl(单元区域71的最下层的字线wl)与硅衬底10之间。
[0083]
连接电极98中，沿着z方向的最小厚度t98(参照图3)优选与背栅极电极64的最小厚度t64相等。但是，连接电极98的最小厚度t98也可以比背栅极电极64的最小厚度t64厚或薄。
[0084]
接下来，对半导体存储装置1的制造方法进行说明。图4～图14是表示与图3对应的截面的半导体存储装置1的步骤图。在以下说明中，以柱60的制造方法为主进行说明。也就是说，以下，从在用于形成柱60的存储体孔ah内形成有隧道绝缘膜63的状态开始进行说明。
[0085]
图4所示的第1步骤中，在存储体孔ah的内侧，在隧道绝缘膜63的内周面上形成通道61。具体来说，通过cvd(chemical vapor deposition，化学气相沉积)法等，主要在隧道绝缘膜63的内周面上形成通道中间膜100。
[0086]
接下来，在图5所示的第2步骤中，在通道中间膜100的内侧主要形成核心绝缘部62的一部分(位于图3所示的背栅极电极64的下方的部分)。具体来说，通过cvd法等，以填埋于存储体孔ah内的方式形成绝缘部中间膜101。
[0087]
接着，在图6所示的第3步骤中，通过rie(reactive ion etching，反应性离子蚀
刻)等各向异性蚀刻对绝缘部中间膜101进行回蚀。此时，去除绝缘部中间膜101直至绝缘部中间膜101的上端位于比源极侧选择栅极线sgs的上端更靠下方为止。
[0088]
接下来，在图7所示的第4步骤中，在通道中间膜100的内周面上形成外侧绝缘部62a(参照图3)。具体来说，通过cvd法等，从通道中间膜100的上表面到内周面上形成绝缘部中间膜102。
[0089]
接下来，在第5步骤中，在绝缘部中间膜101、102上，通过cvd法等形成保护膜110。保护膜110例如由氮化硅(sin)形成。
[0090]
接下来，在图8所示的第6步骤中，例如一方面由阶差被覆性较低的覆盖膜对保护膜110上部予以保护，一方面由各向异性蚀刻对保护膜110底部进行蚀刻。此时，在存储体孔ah内，对保护膜110进行蚀刻直至绝缘部中间膜101露出的位置。
[0091]
接下来，在图9所示的第7步骤中，例如进行使用溶解氧化硅的药液的各种各向同性蚀刻，主要对绝缘部中间膜101进行蚀刻。此时，在绝缘部中间膜101形成使通道中间膜100的一部分露出的露出孔111。
[0092]
接下来，在图10所示的第8步骤中，例如进行使用溶解氮化硅的药液的各种各向同性蚀刻，去除保护膜110之后，形成背栅极电极64及连接电极98。具体来说，主要在绝缘部中间膜101、102上或露出孔111内，通过cvd法等而形成电极中间体113。
[0093]
接下来，在图11所示的第9步骤中，通过各向同性蚀刻将电极中间体113中位于背栅极电极64及连接电极98的形成区域以外的部分去除。接着，在图12所示的第10步骤中，在电极中间体113上，通过cvd法等形成成为核心绝缘部62的绝缘部中间膜115。此时，绝缘部中间膜115以填埋于存储体孔ah内的方式形成。
[0094]
接下来，在图13所示的第11步骤中，对绝缘部中间膜115进行蚀刻直至通道中间膜100露出的位置。然后，通过cvd法等，以从上方覆盖积层体30的方式形成导电膜120。
[0095]
接着，在第12步骤中，以存储体孔ah内在位于通道中间膜100的内侧的部分残存导电膜120的方式对导电膜120进行蚀刻。蚀刻后残存的导电膜120作为连接于所述接点91的接点配线发挥功能。
[0096]
这样一来，本实施方式中，构成为具备相对于通道61设置在浮栅电极fg的相反侧的背栅极电极64、及连接背栅极电极64与通道61之间的连接电极98。
[0097]
根据该构成，在源极侧选择栅极线sgs导通状态下，可以将通道61及背栅极电极64的电位固定为源极线sl的电位。由此，从与所选择的字线wl相邻的非选择的字线wl(电位比所选择的字线wl高的字线wl)延伸的电力线通过通道61之后，朝背栅极电极64延伸。由此，可抑制通过通道61后的电力线朝所选择的字线wl回绕，抑制所选择的字线wl的阈值电压降低。结果，可谋求提高所选择的字线wl的截止性能，因此，可以缩小z方向上相邻的字线wl间的间距。由此，可谋求半导体存储装置1的小型化、高集成化。
[0098]
另一方面，背栅极电极64经由连接电极98而连接于通道61，因此，在源极侧选择栅极线sgs断开状态下，源极线sl与背栅极电极64的导通被源极侧选择栅极线sgs阻断。由此，可使通道61及背栅极电极64为浮动状态。因此，可使通道61的电位通过字线wl的偏压而上升(所谓通道升压)，且不产生对浮栅电极fg的电子注入。结果，可抑制误写入。
[0099]
而且，本实施方式中，在z方向上偏离单元区域71的位置，将背栅极电极64与通道61之间连接。
[0100]
因此，与将任一单元构造体mc与连接电极98配置为相同高度的情况不同，可抑制单元构造体mc的功能受连接电极98阻碍。
[0101]
本实施方式中，构成为将连接电极98的外周端部连接于通道61中与源极侧选择栅极线sgs相对的部分。
[0102]
根据该构成，可缩短连接电极98与源极侧选择栅极线sgs之间的绝缘距离，例如可根据源极侧选择栅极线sgs导通状态下的源极侧选择栅极线sgs的电压上升而使背栅极电极64的电位快速上升。也就是说，可使背栅极电极64的应答性提高，可谋求截止性能的进一步提高。
[0103]
本实施方式中，构成为从z方向观察的俯视下，源极侧选择栅极线sgs延伸至与浮栅电极fg重叠的位置。
[0104]
根据该构成，可使源极侧选择栅极线sgs与背栅极电极64接近。可使背栅极电极64的应答性提高，可谋求截止性能的进一步提高。
[0105]
本实施方式中，构成为背栅极电极64的z方向上的长度比通道61的长度短。
[0106]
根据该构成，容易确保背栅极电极64与位线bl及源极线sl两者的绝缘距离，容易进行通道升压。
[0107]
本实施方式中，构成为背栅极电极64在z方向上位于比单元区域71更靠外侧。
[0108]
根据该构成，可谋求对所有单元构造体mc兼顾截止及通道升压。
[0109]
本实施方式中，构成为背栅极电极64由多晶硅或结晶硅形成。
[0110]
根据该构成，在源极侧选择栅极线sgs断开状态下，可使通道61及背栅极电极64为浮动状态。由此，可更确实地进行通道升压。
[0111]
本实施方式中，构成为背栅极电极64的厚度t64比通道61的厚度t61厚。
[0112]
根据该构成，可使背栅极电极64的导电性提高，使背栅极电极64的应答性提高，且可谋求截止性能的进一步提高。
[0113]
本实施方式中，构成为背栅极电极64为杂质浓度设定为1
×
10
17
cm-3
以上且1
×
10
21
cm-3
以下的n型半导体。
[0114]
根据该构成，可使背栅极电极64的导电性提高，使背栅极电极64的应答性提高，且可谋求截止性能的进一步提高。
[0115]
(第2实施方式)
[0116]
图14是第2实施方式的半导体存储装置200中，与图3对应的剖视图。本实施方式中，背栅极电极64与通道61在背栅极电极64的上端部通过连接电极201而连接，此点与所述实施方式不同。
[0117]
在图14所示的半导体存储装置200中，背栅极电极64从沿着z方向的纵截面观察时，遍及单元区域71的全长而形成。背栅极电极64的上端部在比单元区域71更靠上方，位于第3功能层31c内。背栅极电极64的上端部于在第3功能层31c内其间介存有通道61及外侧绝缘部62a的状态下，与漏极侧选择栅极线sgd相对。漏极侧选择栅极线sgd为第2电极的一例。也就是说，漏极侧选择栅极线sgd相对于各字线wl中最远离硅衬底10的字线wl，配置于与硅衬底10侧相反侧。
[0118]
背栅极电极64的下端部在比第1功能层31a更靠下方，位于第2功能层31b内。背栅极电极64的下端部在其间介存有通道61及外侧绝缘部62a等的状态下，与源极侧选择栅极
线sgs相对。此外，背栅极电极64的下端部也可以位于比源极侧选择栅极线sgs更靠上方。
[0119]
在背栅极电极64的上端部，在与漏极侧选择栅极线sgd相对的位置(在z方向上重叠的位置)，设置有连接电极201。连接电极201从背栅极电极64的上端部朝柱60的外周侧延伸。连接电极201在外周端部(一端)与通道61相接，在位于柱60内周侧的另一端与背栅极电极64的上端部相接。也就是说，背栅极电极64经由通道61而连接于位线bl。本实施方式中，连接电极201也是从背栅极电极64的全周以凸缘状突出。
[0120]
接下来，对本实施方式的半导体存储装置200的制造方法进行说明。图15～图21是表示与图14对应的截面的半导体存储装置200的步骤图。本实施方式的半导体存储装置200的制造方法中，第1步骤至第3步骤与所述第1实施方式相同。因此，以下，从第4步骤以后进行说明。
[0121]
在图15所示的第4步骤中，主要在绝缘部中间膜101、102上通过cvd法等而形成电极中间体210。
[0122]
在图16所示的第5步骤中，通过rie等对电极中间体210进行回蚀。此时，将电极中间体210中位于背栅极电极64的形成区域以外的部分去除。
[0123]
在图17所示的第6步骤中，通过cvd法等在绝缘部中间膜101、102上形成覆盖电极中间体210的绝缘部中间膜212。
[0124]
接下来，在图18所示的第7步骤中，例如进行使用溶解氧化硅的药液的各种蚀刻，主要对绝缘部中间膜102、212进行蚀刻。此时，去除绝缘部中间膜102、212直至电极中间体210的上端部露出的位置。
[0125]
接着，在图19所示的第8步骤中，形成连接电极中间体210(背栅极电极64)与通道中间膜100(通道61)的连接电极201。具体来说，主要对通道中间膜100及绝缘部中间膜102、212上，通过cvd法等形成电极中间体215。
[0126]
然后，在图20所示的第9步骤中，以电极中间体215中仅位于电极中间体210与通道中间膜100之间的部分残存的方式，通过rie等对电极中间体210进行回蚀。
[0127]
接下来，如图21所示，通过与所述第1实施方式中的第10步骤至第11步骤相同的方法，形成绝缘部中间膜115、导电膜120之后，通过蚀刻导电膜120而形成接点电极。
[0128]
本实施方式中，也可以发挥与所述实施方式相同的作用效果。
[0129]
(第3实施方式)
[0130]
接下来，对第3实施方式进行说明。图22是第3实施方式的半导体存储装置300中，沿xy平面的剖视图。本实施方式的半导体存储装置300不具备所述绝缘部70，此点与所述实施方式不同。
[0131]
图22所示的半导体存储装置300的单元构造体mc中，在隧道绝缘膜63的周围，设置有电荷储存层301。电荷储存层301是所谓电荷捕获型，其包围隧道绝缘膜63的全周，并且在z方向上延伸。电荷储存层301以其间隔着阻挡绝缘膜41的方式与字线wl相对。此外，单元构造体mc并不限于电荷捕获型，也可以为浮动栅极型。电荷储存层301为第1电荷储存部的一例。
[0132]
背栅极电极303在核心绝缘部62内沿z方向延伸。具体来说，背栅极电极303俯视下形成为比通道61小一圈的环状。背栅极电极303与所述实施方式同样地，在上端部及下端部经由未图示的连接电极而连接于通道61。
[0133]
本实施方式中，也可以发挥与所述实施方式相同的作用效果。
[0134]
以上说明的至少一实施方式具有第1配线层、半导体层、第1电荷储存部、导电部及连接部。第1配线层在第1方向上延伸，且在与第1方向交叉的第2方向上设置有多个。半导体层在第2方向上延伸，且相对于多个第1配线层在与第1方向及第2方向交叉的第3方向上相对而设。第1电荷储存部设置在第1配线与半导体层之间。导电部在第2方向上延伸，且设置在相对于半导体层与第1电荷储存部为相反侧。连接部的一端与半导体层相接，另一端与导电部相接。
[0135]
根据这种构成，提供一种可实现更加小型化及高集成化的半导体存储装置。
[0136]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些实施方式能以其它各种方式加以实施，且可在不脱离发明的主旨的范围内进行各种省略、替换及变更。这些实施方式及其变化包含在发明的范围或主旨中，同样地包含在权利要求书所记载的发明及其均等的范围内。
[0137]
[符号的说明]
[0138]
1,200,300:半导体存储装置
[0139]
61,61a,61b:通道(半导体层)
[0140]
62a:外侧绝缘部(绝缘层)
[0141]
64:背栅极电极(导电部)
[0142]
64a:第1背栅极部(导电部)
[0143]
64b:第2背栅极部(导电部)
[0144]
70:绝缘部
[0145]
98,201:连接电极(连接部)
[0146]
301:电荷储存层(第1电荷储存部)
[0147]
fg:浮栅电极(第1电荷储存部)
[0148]
fga:第1浮栅电极(第1电荷储存部)
[0149]
fgb:第2浮栅电极(第2电荷储存部)
[0150]
sgs:源极侧选择栅极线(第1电极)
[0151]
sgd:漏极侧选择栅极线(第2电极)
[0152]
wl:字线(第1配线层)
[0153]
wla:第1字线(第1配线层)
[0154]
wlb:第2字线(第2配线层)