碳化硅肖特基半导体器件及其制造方法与流程

1.1μm。
8.进一步地，所述第一电子型半导体层的掺杂浓度为1e20-1e21cm-3
，其厚度为2-3μm。
9.进一步地，所述第二电子型半导体层的掺杂浓度为1e15-1e16cm-3
，其厚度为3-4μm。
10.进一步地，所述第一空穴型半导体层与所述第二空穴型半导体层的接触面为弧形。
11.进一步地，所述阴电极层、第一阳极结构和第二阳极结构的材料皆包括钛、镍和/或银，所述阴电极层的厚度为4-5μm、所述第一阳极结构的厚度为4-5μm，所述第二阳极结构的厚度为4-5μm。
12.进一步地，所述第一电子型半导体层和第二电子型半导体层皆由n型碳化硅半导体材料形成，所述第一空穴型半导体层和第二空穴型半导体层皆由p型碳化硅半导体材料形成。
13.根据本发明的第二方面，提供了一种碳化硅肖特基半导体器件的制造方法，所述碳化硅肖特基半导体器件为上述的碳化硅肖特基半导体器件，所述制造方法包括：步骤1，制备第一电子型半导体层；步骤2，在所述第一电子型半导体层的上表面上制备第二电子型半导体层和与第二电子型半导体层的侧部相连的空穴型半导体半成品层；步骤3，将所述空穴型半导体半成品层改制为第一空穴型半导体层和设在所述第一空穴型半导体层的上表面上的第二空穴型半导体层；步骤4，在所述第一电子型半导体层、第二空穴型半导体层和第二电子型半导体层上分别制备阴电极层、第一阳极结构和第二阳极结构。
14.进一步地，在步骤2中，所述第二电子型半导体层和空穴型半导体半成品层共同由层叠的复合结构形成，每层所述复合结构的制造步骤包括：在所述第一电子型半导体层或者前一个复合结构上沉积一层碳化硅层，并对其进行n型掺杂，在所述碳化硅层上沉积一层缓冲层；在所述缓冲层上沉积一层阻挡层；对所述阻挡层、缓冲层和碳化硅层依次进行刻蚀和p型掺杂，以将所述碳化硅层制成所述复合结构，最后通过刻蚀方式去除所述复合结构上的所述缓冲层和阻挡层。
15.本发明提供的碳化硅肖特基半导体器件及其制造方法，相当于在现有技术增加了一个第一空穴型半导体层，并分解了阳电极层的结构，改变了该碳化硅肖特基半导体器件在电路中的接线方式。当第一阳极结构接正电压，阴电极层接负电压时，碳化硅肖特基半导体器件正向导通，第二电子型半导体层与第一空穴型半导体层之间和第二电子型半导体层与第二空穴型半导体层之间相接区形成pn节，阻止第二电子型半导体层内的电子进入第一和第二空穴型半导体层，并迫使电子在第二电子型半导体层内均匀分布，这样可以有效减小正向导通时的电阻，降低正向工作电压，进而降低正向导通的损耗，提高工作效率。当阴电极层接正电压，第二阳极结构接负电压，即在该碳化硅肖特基半导体器件上加偏置电压时，第一空穴型半导体层和第二空穴型半导体层与第二电子型半导体层的接触面会产生反向偏置的pn结，且随着电压增大，pn结耗尽层增大，第二电子型半导体层中的自由电荷可以逐渐被耗尽，使得第二电子型半导体层接近于本征半导体层，产生非常高的横向电场，以此提高碳化硅肖特基半导体器件的耐压水平，即提高击穿电压。也就是说，本发明提供的碳化硅肖特基半导体器件及其制造方法可以解决现有碳化硅肖特基半导体器件难以在降低正
向工作电压的同时提高击穿电压的问题，进而降低碳化硅肖特基半导体器件正向导通的损耗，提高碳化硅肖特基半导体器件的工作效率。
附图说明
16.下面将结合附图来对本发明的优选实施例进行详细地描述。在图中：
17.图1为本发明实施例的碳化硅肖特基半导体器件的结构示意图；
18.图2a-图2i为本发明实施例的碳化硅肖特基半导体器件在制造过程中的结构变化示意图；
19.图3为现有的碳化硅肖特基半导体器件的结构示意图一；
20.图4为现有的碳化硅肖特基半导体器件的结构示意图二。
21.在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
22.下面将结合附图对本发明做进一步说明。
23.图1为本发明实施例的碳化硅肖特基半导体器件的结构示意图。如图1所示，本发明提供了一种碳化硅肖特基半导体器件100，其包括若干个的元胞结构。该元胞结构包括第一电子型半导体层1、第二电子型半导体层2、第一空穴型半导体层3、第二空穴型半导体层4、阳电极层和阴电极层6。第二电子型半导体层2设置在第一电子型半导体层1的上表面上。第一空穴型半导体层3设置在第一电子型半导体层1的上表面上并与第二电子型半导体层2邻接。第二空穴型半导体层4设置在第一空穴型半导体层3的上表面上并与第二电子型半导体层2邻接。阳电极层包括第一阳极结构51和第二阳极结构52，该第一阳极结构51与第二阳极结构52相分开，第一阳极结构51设置在第二电子型半导体层2上并与第二电子型半导体层2进行肖特基接触，第二阳极结构52设置在第二空穴型半导体层4上并与第二空穴型半导体层4之间进行肖特基接触。阴电极层6设置在第一电子型半导体层1的下表面上，并与第一电子型半导体层1进行欧姆接触。其中，第一电子型半导体层1的掺杂浓度大于第二电子型半导体层2的掺杂浓度，第一空穴型半导体层3的掺杂浓度小于第二空穴型半导体层4的掺杂浓度。
24.如图2a到图2i所示，该碳化硅肖特基半导体器件100的制造方法包括：步骤1，制备第一电子型半导体层1(详见图2a)；步骤2，在第一电子型半导体层1的上表面上制备第二电子型半导体层2和与第二电子型半导体层2的侧部相连的空穴型半导体半成品层7(详见图2g)；步骤3，将空穴型半导体半成品层7改制为第一空穴型半导体层3和设在第一空穴型半导体层3的上表面上的第二空穴型半导体层4(详见图2h)；步骤4，在第一电子型半导体层1、第二空穴型半导体层4和第二电子型半导体层2上分别制备阴电极层6、第一阳极结构51和第二阳极结构52(详见图2i)。
25.如图2a-图2g所示，在步骤2中，第二电子型半导体层2和空穴型半导体半成品层7共同由层叠的复合结构7a形成，每层复合结构7a的制造步骤包括：步骤2.1，在第一电子型半导体层1或者前一个复合结构7a上沉积一层碳化硅层7b，并对其进行n型掺杂；步骤2.2、在碳化硅层7b上沉积一层缓冲层8(又称氧化层)；步骤2.3，在缓冲层8上沉积一层阻挡层9(例如多晶硅层)；步骤2.4，对阻挡层9、缓冲层8和碳化硅层7b依次进行刻蚀和p型掺杂，以
将碳化硅层7b制成复合结构7a，最后通过刻蚀方式去除复合结构上的缓冲层8和阻挡层9。其中所述阻挡层9、缓冲层8、沉积、n型掺杂、p型掺杂和各个步骤所涉及的刻蚀皆为本领域技术人员熟知的，故在此不再赘述。
26.本实施例的碳化硅肖特基半导体器件100及其制造方法，相当于在现有技术增加了一个第一空穴型半导体层3，并分解了阳电极层的结构，改变了该碳化硅肖特基半导体器件100在电路中的接线方式。当第一阳极结构51接正电压，阴电极层6接负电压时，碳化硅肖特基半导体器件100正向导通，第二电子型半导体层2与第一空穴型半导体层3之间和第二电子型半导体层2与第二空穴型半导体层4之间相接区形成pn节，阻止第二电子型半导体层2内的电子进入第一和第二空穴型半导体层3、4，并迫使电子在第二电子型半导体层2内均匀分布，这样可以减小正向导通时的电阻，降低正向工作电压，进而降低正向导通的损耗，提高工作效率。当阴电极层6接正电压，第二阳极结构52接负电压，即在该碳化硅肖特基半导体器件100上加偏置电压时，第一空穴型半导体层3和第二空穴型半导体层4与第二电子型半导体层2的接触面会产生反向偏置的pn结，且随着电压增大，pn结耗尽层增大，第二电子型半导体层2中的自由电荷可以逐渐被耗尽，使得第二电子型半导体层2接近于本征半导体层，产生非常高的横向电场，以此提高该碳化硅肖特基半导体器件100的耐压水平，即提高击穿电压。所以，本发明提供的碳化硅肖特基半导体器件100及其制造方法可以解决现有碳化硅肖特基半导体器件难以再降低正向工作电压的同时提高击穿电压的问题，进而降低碳化硅肖特基半导体器件正向导通的损耗，提高碳化硅肖特基半导体器件的工作效率。该碳化硅肖特基半导体器件100的结构简单，装配容易，使用安全可靠，便于实施推广应用。
27.在本实施例中，第一空穴型半导体层3的掺杂浓度为1e14-1e15cm-3
，其厚度为5-6μm。第二空穴型半导体层4的掺杂浓度为1e19-1e21cm-3
，其厚度为0.8-1.1μm。第一电子型半导体层1的掺杂浓度为1e20-1e21cm-3
，其厚度为2-3μm。第二电子型半导体层2的掺杂浓度为1e15-1e16cm-3
，其厚度为3-4μm。其中，第一空穴型半导体层3与第二空穴型半导体层4的接触面优选为弧形。第一电子型半导体层1和第二电子型半导体层2皆由n型碳化硅半导体材料形成，第一空穴型半导体层3和第二空穴型半导体层4皆由p型碳化硅半导体材料形成，因为碳化硅半导体材料具有禁带宽度大、击穿场强高、饱和电子漂移速度高和热导率高的优点。
28.在本实施例中，阴电极层6、第一阳极结构51和第二阳极结构52的材料皆包括钛、镍和/或银，阴电极层6的厚度为4-5μm、第一阳极结构51的厚度为4-5μm，第二阳极结构52的厚度为4-5μm，其中，阴电极层6、第一阳极结构51和第二阳极结构52均通过磁控溅射工艺制备，且阴电极层6采用800-1000℃退火的方式实现欧姆接触，第一阳极结构51和第二阳极结构52采用400-600℃退火的方式实现肖特基接触。在一个优选地实施例中，阴电极层6、第一阳极结构51和第二阳极结构52的材料均为成本低且性能好镍银合金。
29.接下来测试前述实施例(记为实施例1)和对比例所制备的碳化硅肖特基半导体器件的性能。
30.实验器材：碳化硅肖特基半导体器件性能测试采用keysight 1505a。
31.实施例1的碳化硅肖特基半导体器件100包括2μm厚的第一电子型半导体层1、3.5μm厚的第二电子型半导体层2、5um厚的第一空穴型半导体层3、0.8um厚的第二空穴型半导体层4、1μm厚的阳电极层(包括1μm厚的第一阳极结构51和1μm厚的第二阳极结构52)和1μm厚
的阴电极层6。
32.如图3所示，对比例1的碳化硅肖特基半导体器件200包括2μm厚的第一电子型半导体层1a、3.5μm厚的第二电子型半导体层2a、5um厚的第一空穴型半导体层3a、0.8um厚的第二空穴型半导体层4a、1μm厚的阳电极层5a和1μm厚的阴电极层6a。对比例1与实施例1的区别在于：对比例1的阳电极层5a为一体结构。
33.如图4所示，对比例2的碳化硅肖特基半导体器件300包括2μm厚的第一电子型半导体层1b、5μm厚的第二电子型半导体层2b、0.8um厚的第二空穴型半导体层4b、1μm厚的阳电极层5b和1μm厚的阴电极层6b。对比例2与实施例1的区别在于：对比例2的阳电极层5b为一体结构，第二电子型半导体层2b的厚度为5μm，且对比例2没有第一空穴型半导体层。
34.测试结果如下表1：
35.半导体器件编号正向导通电阻/r正向工作电压/vf击穿电压/bv实施例10.141.4650对比例10.141.4300对比例20.22500
36.由此可知，本发明实施例的碳化硅肖特基半导体器件100相当于在现有技术增加了一个第一空穴型半导体层3，并分解了阳电极层的结构，这不仅可以在降低该碳化硅肖特基半导体器件100的正向工作电压的同时有效提高其击穿电压，而且可以有效降低该碳化硅肖特基半导体器件100的整体厚度，推进半导体器件朝向更薄方向发展，从适用于电子产品更薄变化。
37.综上所述，本发明实施例的碳化硅肖特基半导体器件100及其制造方法可以解决现有碳化硅肖特基半导体器件难以在降低正向工作电压的同时提高击穿电压的问题，进而降低碳化硅肖特基半导体器件正向导通的损耗，提高碳化硅肖特基半导体器件的工作效率。
38.在本技术的描述中，需要理解的是，术语“厚度”、“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
39.此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。在本发明的描述中，“多个”的含义是两个以上，除非另有明确具体的限定。
40.在本技术中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
41.以上所述仅为本发明的优选实施方式，但本发明保护范围并不局限于此，任何本领域的技术人员在本发明公开的技术范围内，可容易地进行改变或变化，而这种改变或变化都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求书的保护范围为准。只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合
起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。