半导体结构形成方法以及半导体结构与流程

1.本发明涉及半导体领域，特别涉及一种半导体结构形成方法以及半导体结构。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)中晶体管与电容器之间的电连接需要通过沉积电容接触结构来实现，而沉积形成的电容接触结构的电阻大小影响晶体管与电容器之间的电流大小，从而影响器件的导电性能。
3.然而，目前形成电容接触结构的方法无法有效降低形成的电容接触结构的电阻，从而导致影响形成的动态随机存取存储器的导电性能。


技术实现要素：

4.本发明实施例提供一种半导体结构形成方法以及半导体结构，提供一种电容接触结构的形成方法，以降低形成的电容接触结构的电阻。
5.为解决上述技术问题，本发明的实施例提供了一种半导体结构形成方法，包括：提供半导体基底，半导体基底上形成有分立排布的位线结构和介质层，且介质层的延伸方向与位线结构的延伸方向相交，位线结构与介质层围成分立的电容接触开口；形成填充电容接触开口的第一导电层，第一导电层顶部表面的高度低于位线结构顶部表面的高度；形成位于第一导电层顶部表面的导电接触层，导电接触层的第一部位和/或第二部位的厚度大于第三部位的厚度；第一部位为导电接触层与位线结构的接触部位，第二部位为导电接触层与介质层的接触部位，第一部位、第二部位和第三部位共同构成导电接触层；形成电连接导电接触层的且分立的第二导电层，第二导电层用于调整填充电容接触开口形成的电容接触结构的排布方式。
6.与相关技术相比，在垂直于半导体基底表面方向上，通过形成边缘厚度大于中间厚度的导电接触层，以增大第一导电层和第二导电层之间的接触面积，从而减小形成的电容接触结构的电阻，进而保证形成的动态随机存取存储器具有较好的导电性能。
7.另外，第一高度小于等于第三高度，和/或第二高度小于等于第三高度；其中，第一高度为垂直于半导体基底方向上第一部位的高度，第二高度为垂直于半导体基底方向上第二部分的高度，第三高度为平行于半导体基底方向上电容接触开口的宽度。通过保证形成的导电接触层的边缘部位的尺寸小于电容接触开口的尺寸，使得形成的电容接触结构具有较高的稳定性。
8.另外，形成填充电容接触开口的第一导电层，包括以下步骤：形成填充电容接触开口的第一导电膜；刻蚀第一导电膜，直至形成分立的第一导电结构；刻蚀部分高度的第一导电结构，形成第一导电层。
9.另外，采用化学机械研磨的方式刻蚀第一导电膜。
10.另外，形成位于第一导电层顶部表面的导电接触层，包括以下步骤：形成覆盖第一导电层顶部表面、位线结构顶部表面和侧壁、介质层顶部表面和侧壁的导电接触膜；形成填
充导电接触膜中的开口的第二牺牲层；以第二牺牲层为掩膜，刻蚀去除部分导电接触膜，形成导电接触层以及暴露出导电接触层的刻蚀通孔，刻蚀通孔底部表面的高度高于第二牺牲层底部表面的高度。
11.另外，形成位于第一导电层顶部表面的导电接触层，包括以下步骤：在第一导电层中形成沟槽，沟槽位于第一导电层与位线结构的接触位置，以及第一导电层与介质层的接触位置；形成填充沟槽且覆盖第一导电层的导电接触层，导电接触层顶部表面的高度低于位线结构顶部表面的高度。
12.另外，在第一导电层中形成沟槽，包括以下步骤：形成位于位线结构顶部和侧壁、介质层顶部和侧壁以及第一导电层顶部的第一牺牲层；形成填充电容接触开口的阻挡层；以阻挡层为掩膜，刻蚀去除位于位线结构顶部和侧壁以及介质层顶部和侧壁的第一牺牲层，形成通孔，通孔暴露出第一导电层；基于通孔刻蚀部分第一导电层，形成沟槽；去除阻挡层以及剩余的第一牺牲层。
13.另外，形成填充第一牺牲层凹槽的阻挡层，包括以下步骤：形成填充电容接触开口的阻挡膜，阻挡膜顶部表面的高度高于第一牺牲层顶部表面的高度；刻蚀阻挡膜，形成分立的阻挡层。
14.另外，采用化学机械研磨的方式刻蚀阻挡膜。
15.另外，形成填充沟槽且覆盖第一导电层的导电接触层，包括以下步骤：形成覆盖第一导电层顶部表面、位线结构顶部表面和侧壁、介质层顶部表面和侧壁且填充沟槽的导电接触膜；形成填充导电接触膜中的开口的第二牺牲层；以第二牺牲层为掩膜，刻蚀去除部分导电接触膜，形成导电接触层以及暴露出导电接触层的刻蚀通孔，刻蚀通孔底部表面的高度与第二牺牲层底部表面的高度齐平。
16.另外，形成填充沟槽且覆盖第一导电层的导电接触层，包括以下步骤：形成覆盖第一导电层顶部表面、位线结构顶部表面和侧壁、介质层顶部表面和侧壁且填充沟槽的导电接触膜；形成填充导电接触膜中的开口的第二牺牲层；以第二牺牲层为掩膜，刻蚀去除部分导电接触膜，形成导电接触层以及暴露出导电接触层的刻蚀通孔，刻蚀通孔底部表面的高度高于第二牺牲层底部表面的高度。
17.另外，形成第二导电层，包括以下步骤：形成填充电容接触开口且覆盖位线结构和介质层的第二导电膜；图形化第二导电膜，形成第二导电层。
18.另外，形成电连接导电接触层，且相互分立排布的第二导电层，包括以下步骤：形成填充电容接触开口的第二导电底层，第二导电底层顶部表面的高度与位线接触层顶部表面的高度齐平；在第二导电底层顶部表面、位线结构顶部表面和介质层顶部表面形成第三牺牲层；图形化第三牺牲层形成错位接触开口，错位接触开口暴露出部分第二导电底层；形成填充错位接触开口的第二导电顶层，第二导电底层和第二导电顶层共同构成第二导电层；刻蚀去除第三牺牲层。先形成错位开口然后通过填充错位接触开口形成第二导电层，保证了电容接触开口中被导电材料完全填充，进一步提到了后续形成的电容接触结构的导电性。
19.另外，形成填充电容接触开口且覆盖位线结构和介质层的错位接触层，包括以下步骤：形成填充电容接触开口的第二导电底层，第二导电底层顶部表面的高度与位线接触层顶部表面的高度齐平；在第二导电底层顶部表面、位线结构顶部表面和介质层顶部表面
形成绝缘膜；图形化绝缘膜形成错位接触开口，错位接触开口暴露出部分第二导电底层，剩余绝缘膜作为绝缘层；形成填充错位接触开口的第二导电顶层，第二导电底层和第二导电顶层共同构成第二导电层。
20.本发明实施例还提供了一种半导体结构，包括：半导体基底，半导体基底上具有位线结构和介质层，介质层的延伸方向与位线结构的延伸方向相交，位线结构与介质层围成分立的电容接触开口；第一导电层，位于电容接触开口底部，第一导电层顶部表面的高度低于位线结构顶部表面的高度；导电接触层，位于第一导电层顶部表面，导电接触层的第一部位和/或第二部位的厚度大于第三部位的厚度，其中，第一部位为导电接触层与位线结构的接触部位，第二部位为导电接触层与介质层的接触部位，第一部位、第二部位和第三部位共同构成导电接触层；第二导电层，电连接导电接触层，用于调整填充电容接触开口形成的电容接触结构的排布方式。
21.另外，第一高度小于等于第三高度，和/或第二高度小于等于第三高度；其中，第一高度为垂直于半导体基底方向上第一部位的高度，第二高度为垂直于半导体基底方向上第二部分的高度，第三高度为平行于半导体基底方向上电容接触开口的宽度。
22.另外，导电接触层的第一部位和/或第二部位的厚度大于第三部位的厚度，包括：第一导电层具有沟槽，沟槽位于第一导电层与位线结构的接触位置，以及第一导电层与介质层的接触位置，导电接触层还用于填充沟槽。
23.另外，导电接触层包括本体部和延伸部，本体部位于第一导电层顶部表面，延伸部位于位线结构侧壁和/或介质层侧壁，且延伸部还位于本体部上。
24.另外，第二导电层包括第二导电顶层和第二导电底层；第二导电底层用于填充电容接触开口；第二导电顶层位于第二导电底层和位线结构顶部，用于调整填充电容接触开口形成的电容接触结构的排布方式。通过第二导电底层和第二导电顶层共同构成第二导电层，其中，第二导电顶层用于改变形成的电容接触结构的排布方式，第二导电底层完全填充电容接触开口，保证了电容接触开口中被导电材料完全填充，进一步提到了后续形成的电容接触结构的导电性。
25.相比于相关技术而言，在垂直于半导体基底表面方向上，导电接触层的边缘厚度大于中间厚度，以增大第一导电层和第二导电层之间的接触面积，从而减小形成的电容接触结构的电阻，进而保证形成的动态随机存取存储器具有较好的导电性能。
附图说明
26.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
27.图1～图22为本发明第一实施例提供的半导体结构形成方法各步骤对应的结构示意图。
具体实施方式
28.目前，形成电容接触结构的方法无法有效降低形成的电容接触结构的电阻，从而导致影响形成的动态随机存取存储器的导电性能。
29.为解决上述问题，本发明第一实施例提供了一种半导体结构形成方法，包括：提供
半导体基底，半导体基底上形成有分立排布的位线结构和介质层，且介质层的延伸方向与位线结构的延伸方向相交，位线结构与介质层围成分立的电容接触开口；形成填充电容接触开口的第一导电层，第一导电层顶部表面的高度低于位线结构顶部表面的高度；形成位于第一导电层顶部表面的导电接触层，导电接触层的第一部位和/或第二部位的厚度大于第三部位的厚度；第一部位为导电接触层与位线结构的接触部位，第二部位为导电接触层与介质层的接触部位，第一部位、第二部位和第三部位共同构成导电接触层；形成电连接导电接触层的且分立的第二导电层，第二导电层用于调整填充电容接触开口形成的电容接触结构的排布方式。
30.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
31.图1～图22为本发明实施例提供的半导体结构形成方法的各步骤对应的结构示意图，下面对本实施例的半导体结构形成方法进行具体说明。
32.参考图1，提供半导体基底101，半导体基底101上形成有分立排布的位线结构102和介质层103，且介质层103的延伸方向与位线结构102的延伸方向相交，位线结构102与介质层围成分立的电容接触开口104。
33.半导体基底101内包括埋入式字线、浅沟槽隔离结构、有源区111等结构。位线结构102包括依次堆叠设置的底层介质层(未图示)、位线接触层112、金属层122以及顶层介质层132。
34.位线接触层112的材料包括钨或多晶硅；底层介质层(未图示)和顶层介质层135的材料包括氮化硅、二氧化硅或氮氧化硅；金属层122可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
35.介质层103的材料包括氮化硅、二氧化硅或氮氧化硅，在本实施例中，介质层103的材料与顶层介质层132的材料相同。
36.本实施例中，位线结构102的顶部表面和侧壁还覆盖有保护结构，保护结构用于电隔离位线结构102与后续形成的电容接触结构。
37.具体地，在本实施例中，保护结构为依次形成叠层结构，包括依次形成在位线结构侧壁的顶层介质层132，第二介质层142和第三介质层152，其中第三介质层152的材料与顶层介质层132的材料相同，第二介质层142的材料与顶层介质层132的材料不同。保护结构通过叠层结结构的方式实现，具有较好电隔离作用，且用于降低位线结构102与后续形成的电容接触结构之间的寄生电阻。
38.相邻位线结构102与相邻介质层103围成的区域作为电容接触开口104，用于后续形成电容接触结构。
39.参考图2和图3，形成填充电容接触开口104的第一导电层201，第一导电层201顶部表面的高度低于位线结构102顶部表面的高度。
40.具体地，形成填充电容接触开口104的第一导电膜(未图示)，第一导电膜(未图示)
覆盖位线结构102和介质层103。
41.参考图2，刻蚀第一导电膜(未图示)，直至形成分立的第一导电结构211。
42.在一个例子中，采用化学机械掩膜的方式刻蚀第一导电膜(未图示)，直至暴露出位线结构102和介质层103的顶部表面，以形成第一导电结构211。采用化学机械研磨的方式对第一导电膜(未图示)的顶部进行打磨，形成分立的第一导电结构211，相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
43.参考图3，刻蚀部分高度的第一导电结构211形成第一导电层201。
44.第一导电层201为后续形成的电容接触结构的底层导电层，用于与半导体基底101中的有源区111电连接，第一导电层201的材料包括掺杂多晶硅、多晶硅等半导体导电材料，在本实施例中，第一导电层201的材料为掺杂多晶硅。
45.在本实施例中，形成的第一导电层201中具有沟槽205，参考图4和图5，在第一导电层201中形成沟槽205，沟槽205位于第一导电层201与位线结构102的接触位置，以及第一导电层201与介质层103的接触位置。具体形成沟槽205的方法如下：
46.参考图4，形成位于位线结构102顶部和侧壁、介质层103顶部和侧壁以及第一导电层201顶部的第一牺牲层202。第一牺牲层202的材料与介质层103和第一导电层201的材料不同，以便于后续才有湿法刻蚀针对性刻蚀去除。在本实施例中，第一牺牲层202的材料为氧化硅。
47.形成填充电容接触开口104的阻挡层203，在本实施例中，阻挡层203的材料为光刻胶。
48.具体地，形成阻挡层203的步骤包括：形成填充电容接触开口104的阻挡膜(未图示)，阻挡膜(未图示)顶部表面的高度高于第一牺牲层202顶部表面的高度，刻蚀阻挡膜(未图示)，形成分立的阻挡层203。
49.在一个例子中，采用化学机械掩膜的方式刻蚀阻挡膜(未图示)，以形成阻挡层203。采用化学机械研磨的方式对阻挡膜(未图示)的顶部进行打磨，形成分立的阻挡层203，相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
50.参考图5，以阻挡层为掩膜，刻蚀区域位于所示位线结构102顶部和侧壁以及介质层103顶部和侧壁的第一牺牲层，形成通孔(未图示)，通孔(未图示)暴露出第一导电层201，基于通孔(未图示)刻蚀部分第一导电层201，形成沟槽205，去除阻挡层203(参考图4)以及剩余的第一牺牲层202(参考图4)。
51.参考图6～图12，形成位于第一导电层201顶部表面的导电接触层206，导电接触层206的第一部位和/或第二部位的厚度大于第三部位的厚度，第一部位为导电接触层206与位线结构102的接触部位，第二部位为导电接触层206与介质层103的接触部位，第三部位为导电接触层206的中部部位，第一部位、第二部位和第三部位共同构成导电接触层206。本发明实施例通过形成边缘厚度大于中间厚度的导电接触层206，以增大第一导电层201和后续形成的第二导电层之间的接触面积，从而减小形成的后续形成的电容接触结构的电阻。
52.本实施例给出了三种不同的导电接触层206的形成方法，以形成不同形貌的导电接触层206，具体形成方法如下：
53.需要说明的是，采用方法一形成的导电接触层206无需在第一导电层201中形成沟槽205，即方法一是在图3的基础上实施的；而采用方法二和方法三形成导电接触层206需要
在第一导电层201中形成沟槽205，即方法二和方法三是在图5的基础上实施的。
54.方法一：参考图6～图8，形成位于第一导电层201顶部的导电接触层206，导电接触层206顶部表面的高度位线结构102顶部表面的高度。形成导电接触层206包括以下步骤：
55.参考图6，形成覆盖第一导电层201顶部表面、位线结构102顶部表面和侧壁、介质层103顶部表面和侧壁的导电接触膜216，形成填充导电接触膜216中的开口哦的第二牺牲层207。
56.导电接触膜216用于后续形成导电接触层206，在本实施例中，导电接触膜216的材料为氮化钛。
57.参考图7和图8，以所述第二牺牲层207为掩膜，刻蚀去除部分导电接触膜216，形成导电接触层206以及暴露出导电接触层的刻蚀通孔，刻蚀通孔底部表面的高度高于第二牺牲层207顶部表面的高度，即形成的刻蚀通孔的第一部位的高度和第二部位的高度高于第三部位的高度。形成导电接触层206后，去除所述第二牺牲层207，形成的导电接触层206的形貌如图8中所示。
58.方法二：参考图9～图11，形成填充沟槽205且覆盖第一导电层201的导电接触层206，导电接触层206顶部表面的高度位线结构102顶部表面的高度。形成导电接触层206包括以下步骤：
59.参考图9，形成覆盖第一导电层201顶部表面、位线结构102顶部表面和侧壁、介质层103顶部表面和侧壁，且填充沟槽205的导电接触膜216，形成填充导电接触膜216中的开口的第二牺牲层207。
60.参考图10和图11，以所述第二牺牲层207为掩膜，刻蚀去除部分导电接触膜216，形成导电接触层206以及暴露出导电接触层的刻蚀通孔，刻蚀通孔底部表面的高度高于第二牺牲层207顶部表面的高度，即形成的刻蚀通孔的第一部位的高度和第二部位的高度高于第三部位的高度。形成导电接触层206后，去除所述第二牺牲层207，形成的导电接触层206的形貌如图11中所示。
61.方法三：参考图9和图12，形成填充沟槽205且覆盖第一导电层201的导电接触层206，导电接触层206顶部表面的高度位线结构102顶部表面的高度。形成导电接触层206包括以下步骤：
62.参考图9，形成覆盖第一导电层201顶部表面、位线结构102顶部表面和侧壁、介质层103顶部表面和侧壁，且填充沟槽205的导电接触膜216，形成填充导电接触膜216中的开口的第二牺牲层207。
63.参考图12，以所述第二牺牲层207为掩膜，刻蚀去除部分导电接触膜216，形成导电接触层206以及暴露出导电接触层的刻蚀通孔，刻蚀通孔底部表面的高度与第二牺牲层207顶部表面的高度齐平。即形成的刻蚀通孔的第一部位的高度和第二部位的高度高于第三部位的高度。形成导电接触层206后，去除所述第二牺牲层207，形成的导电接触层206的形貌如图12中所示。
64.具体地，在本实施例中，第一高度小于等于第三高度，和/或第二高度小于等于所述第三高度；其中，所述第一高度为垂直于所述半导体基底方向上，所述第一部位的高度，所述第二高度为垂直于所述半导体基底方向上，所述第二部分的高度，所述第三高度为平行于所述半导体基底方向上，所述电容接触开口的宽度。通过保证形成的导电接触层206的
边缘部位的尺寸小于电容接触开口104的尺寸，使得后续形成的电容接触结构具有较高的稳定性。
65.参考图13～图22，形成电连接导电接触层206的第二导电层301，第二导电层301用于调整填充电容接触开口104形成的电容接触结构的排布方式。
66.需要说明的是，附图13～图22中以图11形成的导电接触层206为例进行描述，并不构成对第二导电层301前提的限定，在其他实施例中，可以基于图9和图12形成的导电接触层206进一步形成第二导电层301。
67.本实施例给出了两种形成第二导电层301的方法，以下结合附图对本实施例给出的两种形成第二导电层301的方法进行详细描述。
68.在一个例子中，参考图13，形成填充电容接触开口104且覆盖位线结构102和介质层103的第二导电膜311，第二导电膜311用于后续刻蚀形成第二导电层，第二导电层301，第二导电层301用于通过导电接触层306电连接第一导电层201，以实现后续形成的电容接触与有源区111之间的电连接。在本实施例中，第二导电膜311的材料为钨以及钨的复合物等。
69.参考图14～图16，图形化第二导电膜311形成第二导电层301。
70.参考图14，在第二导电膜311上依次形成掩膜层312和图形化的光刻胶303。
71.参考图15，基于图形化的光刻胶303刻蚀去除掩膜层312直至暴露出第二导电膜311的顶部表面，并且去除图形化的光刻胶303。
72.参考图16，基于所示掩膜层312，刻蚀第二导电膜311，直至形成分立的第二导电层301，第二导电层301部分位于位线结构102上，且位于电容接触开口104中的第二导电层顶部表面的高度低于位线结构102顶部表面的高度。
73.参考图17，形成填充第二导电层301之间间隙的绝缘层304，用于后续形成电容结构，此时第一导电层201、导电接触层206和第二导电层301共同构成填充电容接触开口104的电容接触结构。
74.在另一个例子中，参考图18，形成填充电容接触开口104的第二导电底层401，第二导电底层401顶部表面的高度与位线结构102顶部表面的高度齐平，在本实施例中，第二底导电层401的材料为钨以及钨的复合物等。
75.参考图19，在第二导电底层401顶部表面，位线结构102顶部表面和介质层103顶部表面形成第三牺牲层402，在本实施例中，第三牺牲层402的材料为光刻胶。图形化第二牺牲层402形成错位接触开口，错误接触开口暴露出部分第二导电底层401。
76.参考图20，形成填充错位接触开口的第二导电顶层403，第二导电顶层403的材料与第二导电底层401的材料相同，第二导电顶层403和第二导电底层401共同构成第二导电层301。
77.参考图21，刻蚀去除第三牺牲层402并形成填充第二导电顶层403之间间隙的绝缘层404，用于后续形成电容结构，此时第一导电层201、导电接触层206和第二导电层301共同构成填充电容接触开口104的电容接触结构。
78.先形成错位开口然后通过填充错位接触开口形成第二导电层301，保证了电容接触开口104中被导电材料完全填充，进一步提到了后续形成的电容接触结构的导电性。
79.需要说明的是，由于形成第三牺牲层402的作用为定义错位接触开口的位置，在一个例子中，参考图22，可以通过形成绝缘层404来定义错位接触开口，从而避免在形成第二
导电顶层403之后还需要去除第二牺牲层402再形成绝缘层403。
80.具体地，参考图22，在第二导电底层401顶部表面。位线结构102顶部表面和介质层103顶部表面形成绝缘膜(未图示)，图形化绝缘膜(未图示)，形成错位接触开口，错位接触开口暴露出部分第二导电底层401，剩余绝缘膜作为绝缘层403；参考图21，形成填充错位接触开口的第二导电顶层403，第二导电顶层403和第二导电底层401共同构成第二导电层301。
81.与相关技术相比，在垂直于半导体基底表面方向上，通过形成边缘厚度大于中间厚度的导电接触层，以增大第一导电层和第二导电层之间的接触面积，从而减小形成的电容接触结构的电阻，进而保证形成的动态随机存取存储器具有较好的导电性能。
82.上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
83.本发明第二实施例涉及一种半导体结构。
84.参考图8、图11、图12和图21，以下将结合附图对本实施例提供的半导体结构进行详细说明，与第一实施例相同或相应的部分，以下将不做详细赘述。
85.半导体结构，包括：半导体基底101，半导体基底101上具有位线结构102和介质层103，介质层103的延伸方向和位线结构102的延伸方向相交，位线结构102与介质层103围成分立的电容接触开口104；第一导电层201，位于电容接触开口104底部，第一导电层201顶部表面的高度低于位线结构102顶部表面的高度；导电接触层206，位于第一导电层201顶部表面，导电接触层206的第一部位和/或第二部位的厚度大于第三部位的厚度，其中，第一部位为导电接触层206与位线结构102的接触部位，第二部位为导电接触层206与介质层103的接触部位，第三部位为导电接触层206的中间部位，第一部位、第二部位和第三部位共同构成导电接触层206；第二导电层301，电连接导电接触层206，用于调整填充电容接触开口104形成的电容接触结构的排布方式。
86.半导体基底101内包括埋入式字线、浅沟槽隔离结构、有源区111等结构。位线结构102包括依次堆叠设置的底层介质层(未图示)、位线接触层112、金属层122以及顶层介质层132。
87.位线接触层112的材料包括钨或多晶硅；底层介质层(未图示)和顶层介质层135的材料包括氮化硅、二氧化硅或氮氧化硅；金属层122可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
88.介质层103的材料包括氮化硅、二氧化硅或氮氧化硅，在本实施例中，介质层103的材料与顶层介质层132的材料相同。
89.本实施例中，位线结构102的顶部表面和侧壁还覆盖有保护结构，保护结构用于电隔离位线结构102与后续形成的电容接触结构。
90.具体地，在本实施例中，保护结构为依次形成叠层结构，包括依次形成在位线结构侧壁的顶层介质层132，第二介质层142和第三介质层152，其中第三介质层152的材料与顶层介质层132的材料相同，第二介质层142的材料与顶层介质层132的材料不同。保护结构通过叠层结结构的方式实现，具有较好电隔离作用，且用于降低位线结构102与后续形成的电
容接触结构之间的寄生电阻。
91.相邻位线结构102与相邻介质层103围成的区域作为电容接触开口104，用于后续形成电容接触结构。
92.第一导电层201为后续形成的电容接触结构的底层导电层，用于与半导体基底101中的有源区111电连接，第一导电层201的材料包括掺杂多晶硅、多晶硅等半导体导电材料，在本实施例中，第一导电层201的材料为掺杂多晶硅。
93.在本实施例中，导电接触层206的材料为氮化钛。
94.在一个例子中，参考图8，第一导电层201具有沟槽205，沟槽205位于第一导电层201与位线结构102的接触位置，以及第一导电层201和介质层103的接触位置，导电接触层206还用于填充沟槽。即导电接触层206的第一部位、第二部位和第三部位的顶部表面位于同一高度，第一部位和/或第二部位的底部表面高度低于第三部位底部表面的高度。
95.在一个例子中，参考图12，导电接触层206包括本体部和延伸部，本体部位于第一导电层201顶部表面，延伸部位于位线结构102侧壁和/或介质层103侧壁，且延伸部还位于本体部上。即导电接触层206的第一部位、第二部位和第三部位的底部表面位于同一高度，第一部位和/或第二部位的顶部表面高度高于第三部位顶部表面的高度。
96.在另一个例子中，参考图11，第一导电层201具有沟槽205，沟槽205位于第一导电层201与位线结构102的接触位置，以及第一导电层201和介质层103的接触位置，导电接触层206还用于填充沟槽；导电接触层206包括本体部和延伸部，本体部位于第一导电层201顶部表面，延伸部位于位线结构102侧壁和/或介质层103侧壁，且延伸部还位于本体部上。即导电接触层206的第一部位和/或第二部位的顶部表面高度高于第三部位顶部表面的高度；第一部位和/或第二部位的底部表面高度低于第三部位底部表面的高度。
97.具体地，在本实施例中，第一高度小于等于第三高度，和/或第二高度小于等于所述第三高度；其中，所述第一高度为垂直于所述半导体基底方向上，所述第一部位的高度，所述第二高度为垂直于所述半导体基底方向上，所述第二部分的高度，所述第三高度为平行于所述半导体基底方向上，所述电容接触开口的宽度。通过保证形成的导电接触层206的边缘部位的尺寸小于电容接触开口104的尺寸，使得后续形成的电容接触结构具有较高的稳定性。
98.参考图21，第二导电层301包括第二导电顶层403和第二导电底层401。第二导电底层401用于填充电容接触开口104，第二导电顶层403位于第二导电底层401和位线结构102顶部，用于调整填充电容接触开口104形成的电容接触结构的排布方式。
99.在本实施例中，第二导电层301的材料为钨以及钨的复合物等。
100.相比于相关技术而言，在垂直于半导体基底表面方向上，导电接触层的边缘厚度大于中间厚度，以增大第一导电层和第二导电层之间的接触面积，从而减小形成的电容接触结构的电阻，进而保证形成的动态随机存取存储器具有较好的导电性能。
101.由于第一实施例与本实施例相互对应，因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例中。
102.值得一提的是，本实施例中所涉及到的各模块均为逻辑模块，在实际应用中，一个
逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
103.本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。