电子封装件及其制法的制作方法

1.本发明有关一种半导体装置，尤指一种电子封装件及其制法与电子结构。


背景技术：

2.随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。例如，集成稳压器(ivr)嵌入高性能处理器中，以提高效率，如开关频率、降低功耗，且可提高可靠性，甚至降低制作成本。此外，目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(chip scale package，简称csp)、芯片直接贴附封装(direct chip attached，简称dca)或多芯片模块封装(multi-chip module，简称mcm)等覆晶型态的封装模块，或将芯片立体堆叠化整合为三维积体电路(3d ic)芯片堆叠技术等。
3.图1为悉知3d芯片堆叠的封装结构1的剖面示意图。如图1所示，该封装结构1包括一硅中介板(through silicon interposer，简称tsi)1a，其具有一硅板体10及多个形成于其中的导电硅穿孔(through-silicon via，简称tsv)101，且该硅板体10的表面上形成有一电性连接该导电硅穿孔101的线路重布结构(redistribution layer，简称rdl)。具体地，该线路重布结构包含一介电层11及一形成于该介电层11上的线路层12，且该线路层12电性连接该导电硅穿孔101，并形成一绝缘保护层13于该介电层11与该线路层12上，且该绝缘保护层13外露部分该线路层12，以结合多个焊锡凸块14。
4.此外，可先形成另一绝缘保护层15于该硅板体10上，且该绝缘保护层15外露该些导电硅穿孔101的端面，以结合多个焊锡凸块16于该些导电硅穿孔101的端面上，且该焊锡凸块16电性连接该导电硅穿孔101，其中，可选择性于该导电硅穿孔101的端面上形成供接置该焊锡凸块16的凸块底下金属层(under bump metallurgy，简称ubm)160。
5.另外，该封装结构1还包括一封装基板19，供该硅中介板1a经由该些焊锡凸块16设于其上，使该封装基板19电性连接该些导电硅穿孔101，且以底胶191包覆该些焊锡凸块16。
6.另外，该封装结构1还包括多个系统单芯片(system-on-chip，简称soc)型半导体芯片17，其设于该些焊锡凸块14上，使该半导体芯片17电性连接该线路层12，且以底胶171包覆该些焊锡凸块14，并形成封装材18于该封装基板19上，以令该封装材18包覆该半导体芯片17与该硅中介板1a。
7.于后续应用中，该封装结构1可形成多个焊球192于该封装基板19的下侧，以接置于一电路板1’上。
8.早期商品化产品中，是将一稳压器(ivr)1b’直接安装于该电路板上，但此方法将造成终端产品的体积无法达到轻薄短小的要求，且该稳压器1b’与该封装结构1的距离过远，造成与其相关电性连接的半导体芯片17传递信号的路径过远，导致电性功能下降，致使功耗随之增加。
9.因此，业界遂将该稳压器1b整合至与该封装基板19的下侧，以缩短该稳压器1b与该半导体芯片17之间的传输距离，借此缩减该电路板1’的表面积及体积。
10.然而，随着消费市场需求，现今终端产品的功能需求越加繁多，故接置于该封装基
板19上的半导体芯片17越来越多，因而与其配合的稳压器1b的需求量大增，致使该封装基板19的下侧并无多余空间配置更多稳压器1b，导致单一封装结构1已无法符合现今终端产品相关轻薄短小、低功耗、高电性效能等需求。
11.此外，虽可将该稳压器1b整合于该半导体芯片17中，但需重新设计该封装结构1，不仅增加制作成本，且需扩增该半导体芯片17的尺寸，因而难以符合微小化的需求。
12.因此，如何克服上述悉知技术的种种问题，实已成为目前业界亟待克服的难题。


技术实现要素：

13.鉴于上述悉知技术的种种缺陷，本发明提供一种电子封装件及其制法，以利于近距离配合电子元件进行电性传输。
14.本发明的电子封装件，包括：电子结构，其包含有一电子主体，其具有相对的第一侧与第二侧，且于该电子主体的第一侧上形成有导电体；电子元件，其结合该电子结构的导电体；导电柱，其设于该电子元件上，以令该电子元件电性连接该导电柱与该导电体；以及包覆层，其形成于该电子元件上，以包覆该电子结构与导电柱。
15.本发明还提供一种电子封装件的制法，包括：提供一电子主体，其具有相对的第一侧与第二侧；形成导电体于该电子主体的第一侧上，以形成电子结构；将该电子结构以其导电体设于一电子元件上，且该电子元件上形成有多个导电柱，以令该电子元件电性连接该导电柱与该导电体；以及形成一包覆层于该电子元件上，以包覆该电子结构与导电柱。
16.前述的电子封装件及其制法中，该电子主体具有一基部与一形成于该基部上的线路部，以令该基部定义出该第二侧，而该线路部则定义出该第一侧，且该基部中具有多个电性连接该线路部并外露出该第二侧的导电穿孔。例如，该导电体形成于该电子主体的第二侧上，且于该电子主体的第二侧上形成绝缘层，使该绝缘层包覆该第二侧上的导电体。
17.前述的电子封装件及其制法中，该包覆层的表面齐平该导电柱的端面。
18.前述的电子封装件及其制法中，该导电柱的端面外露出该包覆层的表面。
19.前述的电子封装件及其制法中，该导电体经由导电凸块电性连接该电子元件。
20.前述的电子封装件及其制法中，还包括形成多个导电元件于该包覆层上，且令该多个导电元件电性连接该导电柱。
21.前述的电子封装件及其制法中，还包括形成线路结构于该包覆层上，且令该线路结构电性连接该导电柱。例如，还包括形成多个导电元件于该线路结构上，且令该多个导电元件电性连接该线路结构。或者，该线路结构为扇入型配置或扇出型配置。
22.由上可知，本发明的电子封装件及其制法中，主要经由将该电子结构堆叠于该电子元件上以近距离配合该电子元件，故相比于悉知技术，本发明无需重新设计该电子封装件，因而能大幅节省制作成本，且无需扩增该电子元件的尺寸，以利于满足微小化的需求，并有利于呈现高电性效能。
附图说明
23.图1为悉知封装结构的剖视示意图。
24.图2a至图2g为本发明的电子封装件的制法的第一实施例的剖视示意图。
25.图2g’为对应图2g的其它实施例的剖视示意图。
26.图2h为图2g的后续制程的剖视示意图。
27.图3a至图3f为本发明的电子封装件的制法的第二实施例的剖视示意图。
28.附图标记说明
29.1:封装结构
[0030]1’
:电路板
[0031]
1a:硅中介板
[0032]
1b,1b’:稳压器
[0033]
10:硅板体
[0034]
101:导电硅穿孔
[0035]
11,260:介电层
[0036]
12:线路层
[0037]
13,15:绝缘保护层
[0038]
14,16:焊锡凸块
[0039]
160:凸块底下金属层
[0040]
17:半导体芯片
[0041]
171,191:底胶
[0042]
18:封装材
[0043]
19:封装基板
[0044]
192:焊球
[0045]
2,2’,3:电子封装件
[0046]
2a:整版面晶圆体
[0047]
2b,3b:电子结构
[0048]
21,31:电子主体
[0049]
21’:基部
[0050]
21”:线路部
[0051]
21a,31a:第一侧
[0052]
21b,31b:第二侧
[0053]
210:导电穿孔
[0054]
211:钝化层
[0055]
212:线路层
[0056]
22:导电凸块
[0057]
23:导电柱
[0058]
23b:端面
[0059]
24:结合层
[0060]
25:包覆层
[0061]
25a:第一表面
[0062]
25b:第二表面
[0063]
26:线路结构
[0064]
261:线路重布层
[0065]
27:导电元件
[0066]
270:金属柱
[0067]
28:绝缘层
[0068]
280a:第一导电体
[0069]
280b:第二导电体
[0070]
29:电子元件
[0071]
29a:作用面
[0072]
29b:非作用面
[0073]
290,310:电极垫
[0074]
3a:堆叠组件
[0075]
38:导电体
[0076]
8:布线板件
[0077]
9:承载板
[0078]
90:离形层
[0079]
91:粘着层
[0080]
l,s:切割路径。
具体实施方式
[0081]
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0082]
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0083]
图2a至图2g为本发明的电子封装件2的制法的第一实施例的剖面示意图。
[0084]
如图2a所示，提供一整版面晶圆体2a，其包含多个阵列排列的电子主体21，且该电子主体21具有相对的第一侧21a与第二侧21b。
[0085]
于本实施例中，该电子主体21为主动元件，如半导体芯片，其具有一硅材基部21’与一形成于该基部21’上的线路部21”，且该基部21’中具有多个外露出该基部21’的导电穿孔210，如导电硅穿孔(through-silicon via，简称tsv)，以电性连接该线路部21”。例如，该线路部21”包含至少一钝化层211及结合该钝化层211的线路层212，以令该线路层212电性连接该导电穿孔210。具体地，该基部21’定义出该第二侧21b，且该线路部21”定义出该第一侧21a。应可理解地，有关具有该导电穿孔210的主动元件的结构实施例繁多，并无特别限制。
[0086]
如图2b所示，进行薄化制程，如经由研磨方式，移除该电子主体21的第二侧21b(或该基部21’)的部分材料，以令该导电穿孔210外露出该第二侧21b。
[0087]
如图2c所示，形成多个第一导电体280a与第二导电体280b于该电子主体21的第一侧21a与第二侧21b上，以令该些第一导电体280a与第二导电体280b电性连接该线路层212与导电穿孔210。
[0088]
于本实施例中，各该导电穿孔210的外露两端分别接触该第一导电体280a与第二导电体280b。例如，该第一导电体280a与第二导电体280b为如铜柱的金属柱。
[0089]
此外，可形成一绝缘层28于该电子主体21的第二侧21b上，使该绝缘层28包覆该些第二导电体280b。例如，该第二导电体280b未外露出该绝缘层28，且多个该第一导电体280a结合多个导电凸块22。具体地，该导电凸块22为如铜柱、焊锡球等金属凸块。
[0090]
另外，可沿切割路径l进行切单制程，以获取多个电子结构2b，其作为集成稳压器(integrated voltage regulator，简称ivr)。
[0091]
如图2d所示，提供一设于承载板9上的电子元件29，且该电子元件29上形成有多个导电柱23，以将至少一电子结构2b设于该电子元件29上。
[0092]
于本实施例中，该电子元件29为主动元件、被动元件或其二者组合等，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。例如，该电子元件29为半导体芯片，如系统单芯片(system-on-chip，简称soc)型的功能芯片，其具有相对的作用面29a与非作用面29b，且其作用面29a上具有多个电极垫290，并以其非作用面29b设于该承载板9上。
[0093]
此外，该承载板9例如为半导体材料(如硅或玻璃)的板体，其上可依需求形成有一离形层90(或粘着层)，以供该电子元件29设于该离形层90上。
[0094]
另外，该导电柱23设于该电子元件29的其中一部分电极垫290上并电性连接该电极垫290，且形成该导电柱23的材料为如铜的金属材或焊锡材。
[0095]
另外，该电子结构2b经由多个导电凸块22结合至该电子元件29的另一部分电极垫290上以电性连接该电极垫290。例如，可依需求以如底胶的结合层24包覆该些导电凸块22与第一导电体280a。
[0096]
如图2e所示，形成一包覆层25于该电子元件29的作用面29a上，以令该包覆层25包覆该电子结构2b、结合层24与该些导电柱23，其中，该包覆层25具有相对的第一表面25a与第二表面25b，且其以第一表面25a结合该电子元件29的作用面29a。接着，经由整平制程，使该包覆层25的第二表面25b齐平该导电柱23的端面23b与该电子结构2b的绝缘层28(或该第二导电体280b的端面)，令该导电柱23的端面23b与该电子结构2b的绝缘层28(或该第二导电体280b的端面)外露出该包覆层25的第二表面25b。
[0097]
于本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该电子元件29上。
[0098]
此外，该整平制程经由研磨方式，移除该导电柱23的部分材料、该电子结构2b的绝缘层28(或该第二导电体280b)的部分材料与该包覆层25的部分材料。
[0099]
另外，若未形成该结合层24，该包覆层25可包覆该些导电凸块22与第一导电体280a。
[0100]
如图2f所示，形成一线路结构26于该包覆层25的第二表面25b上，且令该线路结构26电性连接该些导电柱23与该电子结构2b的第二导电体280b。
[0101]
于本实施例中，该线路结构26包括多个第二介电层260、及设于该多个介电层260
上的多个线路重布层(rdl)261，且最外层的介电层260可作为防焊层，以令最外层的线路重布层261部分外露出该防焊层。或者，该线路结构26也可仅包括单一介电层260及单一线路重布层261。
[0102]
此外，形成该线路重布层261的材料为铜，且形成该介电层260的材料为如聚对二唑苯(pbo)、聚酰亚胺(pi)、预浸材(pp)或其它等的介电材。
[0103]
另外，可于最外层的线路重布层261上形成多个如焊球的导电元件27，以令该多个导电元件27电性连接该导电柱23及/或该第二导电体280b。例如，该线路结构26为扇入(fan-in)型配置，使该些导电元件27的布设范围不会超过该电子元件29的作用面29a的面积。
[0104]
如图2g所示，移除该承载板9及其上的离形层90，以外露该电子元件29，再沿如图2f所示的切割路径s进行切单制程，以获取该电子封装件2。
[0105]
于本实施例中，如图2h所示，于后续制程中可经由该些导电元件27接置于一布线板件8上侧，如有机材板体(如具有核心层与线路部的封装基板(substrate)或具有线路部的无核心层式(coreless)封装基板)或无机材板体(如硅板材)，且该布线板件8下侧可接置于一如电路板的电子装置(图未示)上。
[0106]
此外，于另一实施例中，如图2g’所示的电子封装件2’，可依需求省略该线路结构26的制作。例如，将该些导电元件27接置于该电子结构2b的第二导电体280b与该导电柱23上，以电性连接该第二导电体280b与该导电柱23。具体地，该导电元件27可经由如铜柱的金属柱270结合至该第二导电体280b与该导电柱23上。
[0107]
因此，本发明的制法经由将作为ivr的电子结构2b堆叠于该电子元件29上，以利于配合不同功能的电子元件29，故相比于悉知将ivr整合于soc中，本发明的制法无需重新设计该电子封装件2,2’，因而能大幅节省制作成本，且无需扩增该电子元件29的尺寸，以利于满足微小化的需求。
[0108]
此外，相比于悉知将ivr整合至电路板或封装基板上，本发明的电子结构2b与该电子元件29之间的电性传输距离可最短化(无需经过封装基板或电路板)，以利于降低损耗及缩小该电子封装件2,2’的尺寸，并提升电性效能。
[0109]
图3a至图3f为本发明的电子封装件3的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于电子结构3b的实施例，其它制程大致相同，故以下不再赘述相同处。
[0110]
如图3a所示，提供一电子结构3b，其具有多个用以结合导电凸块22的导电体38，以作为集成稳压器(integrated voltage regulator，简称ivr)。
[0111]
于本实施例中，该电子结构3b为主动元件，如半导体芯片，其电子主体31具有相对的第一侧31a与第二侧31b，且其第一侧31a上具有多个电极垫310，以结合该导电体38，并且该电子主体31未形成有该导电穿孔210。
[0112]
如图3b所示，将该电子结构3b以导电凸块22设于电子元件29上以形成堆叠组件3a，且该电子元件29上形成有多个导电柱23。之后，进行切单制程，以获取多个堆叠组件3a。
[0113]
于本实施例中，该电子结构3b经由多个导电凸块22以覆晶方式结合至该电子元件29的部分电极垫290上以电性连接该电极垫290。例如，可依需求以如底胶的结合层24包覆该些导电凸块22与该导电体38。
[0114]
如图3c所示，将该堆叠组件3a以其电子元件29的非作用面29b设于一承载板9上。
[0115]
于本实施例中，该承载板9例如为半导体材料(如硅或玻璃)的板体，其上可依需求依序形成有一离形层90与一粘着层91，以供该电子元件29设于该粘着层91上。
[0116]
如图3d所示，形成一包覆层25于该承载板9的粘着层91上，以令该包覆层25包覆该堆叠组件3a，其中，该包覆层25具有相对的第一表面25a与第二表面25b，且其以第一表面25a结合该粘着层91。接着，经由整平制程，使该包覆层25的第二表面25b齐平该导电柱23的端面23b与该电子结构3b的电子主体31的第二侧31b，令该导电柱23的端面23b外露出于该包覆层25的第二表面25b。
[0117]
于本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该粘着层91上。
[0118]
此外，该整平制程经由研磨方式，移除该导电柱23的部分材料与该包覆层25的部分材料(甚至该电子主体31的部分材料)。
[0119]
如图3e所示，形成一线路结构26于该包覆层25上，且该线路结构26电性连接该些导电柱23，并形成多个如焊球的导电元件27于最外层的线路重布层261上，以令该多个导电元件27电性连接该线路重布层261。
[0120]
于本实施例中，该线路结构26为扇出(fan-out)型配置，使该些导电元件27的布设范围超过该电子元件29的作用面29a的面积。
[0121]
如图3f所示，移除该承载板9及其上的离形层90与粘着层91，以外露该电子元件29的非作用面29b。之后，沿如图3e所示的切割路径s进行切单制程，以完成本发明的电子封装件3，且该电子封装件3可经由该些导电元件27于后续制程中接置如封装结构或其它结构(如电路板或中介板)的电子装置(图略)上。
[0122]
因此，本发明的制法经由将作为ivr的电子结构3b堆叠于该电子元件29上，以利于配合不同功能的电子元件29，故相比于悉知将ivr整合于soc中，本发明的制法无需重新设计该电子封装件3，因而能大幅节省制作成本，且无需扩增该电子元件29的尺寸，以利于满足微小化的需求。
[0123]
此外，相比于悉知将ivr整合至电路板或封装基板上，本发明的电子结构3b与该电子元件29的间的电性传输距离可最短化(无需经过封装基板或电路板)，以利于降低损耗及缩小该电子封装件3的尺寸，并提升电性效能。
[0124]
本发明还提供一种电子封装件2,2’,3，包括：一电子结构2b,3b、一电子元件29、多个导电柱23以及一包覆层25。
[0125]
所述的电子结构2b,3b包含有一电子主体21,31，其具有相对的第一侧21a,31a与第二侧21b,31b，且于该电子主体21,31的第一侧21a,31a上形成有第一导电体280a(或导电体38)。
[0126]
所述的电子元件29结合该电子结构2b,3b的第一导电体280a(或导电体38)。
[0127]
所述的导电柱23设于该电子元件29上，以令该电子元件29电性连接该导电柱23与该第一导电体280a或导电体38。
[0128]
所述的包覆层25形成于该电子元件29上，以包覆该电子结构2b,3b与导电柱23。
[0129]
于一实施例中，该电子主体21具有一基部21’与一形成于该基部21’上的线路部21”，以令该基部21’定义出该第二侧21b，而该线路部21”则定义出该第一侧21a，且该基部
21’中具有多个电性连接该线路部21”并外露出该第二侧21b的导电穿孔210。例如，第二导电体280b还形成于该电子主体21的第二侧21b上，且于该电子主体21的第二侧21b上形成一绝缘层28，使该绝缘层28包覆该第二导电体280b。
[0130]
于一实施例中，该包覆层25的第二表面25b齐平该导电柱23的端面23b。
[0131]
于一实施例中，该导电柱23的端面23b外露出该包覆层25的第二表面25b。
[0132]
于一实施例中，第一导电体280a(或导电体38)经由导电凸块22电性连接该电子元件29。
[0133]
于一实施例中，所述的电子封装件2’还包括形成于该包覆层25上的多个导电元件27，以令该多个导电元件27电性连接该导电柱23。
[0134]
于一实施例中，所述的电子封装件2,3还包括形成于该包覆层25上的线路结构26，以令该线路结构26电性连接该导电柱23。进一步，所述的电子封装件2,3还包括形成于该线路结构26上的多个导电元件27，以令该多个导电元件27电性连接该线路结构26。例如，该线路结构26为扇入型配置或扇出型配置。
[0135]
综上所述，本发明的电子封装件及其制法，经由将该电子结构堆叠于该电子元件上以近距离配合该电子元件，故本发明无需重新设计该电子封装件，因而能大幅节省制作成本，且无需扩增该电子元件的尺寸，以利于满足微小化的需求，并有利于呈现高电性效能。
[0136]
此外，经由将作为ivr的电子结构嵌埋于该包覆层中，使该电子封装件可适用于服务器或基站处理器。
[0137]
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。