半导体结构及其形成方法与流程

1.本揭露有关于一种半导体结构，且特别是有关于动态随机存取存储器。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的元件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。然而，当元件尺寸持续缩小时，许多挑战随之而生。例如，改善栅极引发漏极漏电流(gate induced drain leakage，gidl)。因此，业界仍需要改进动态随机存取存储器装置的制造方法，以克服元件尺寸缩小所产生的问题。


技术实现要素：

3.本发明实施例提供半导体结构。此半导体结构包含半导体基底以及埋置于半导体基底中的栅极结构。栅极结构包含栅极电极层、设置于栅极电极层之上的阻障层、以及设置于阻障层之上的半导体层。此半导体结构还包含位于半导体基底中且暴露出栅极结构的阻障层和半导体层的气隙。
4.本发明实施例提供半导体结构的形成方法，此方法包含形成沟槽于半导体基底中、形成栅极衬层沿着沟槽的下部、以及填入栅极电极层于沟槽的下部且于栅极衬层之上。此方法还包含形成第一牺牲层沿着沟槽的上部的侧壁、以及形成阻障层沿着第一牺牲层的侧壁和栅极电极层的顶面。此方法还包含移除阻障层沿着第一牺牲层的侧壁的第一部分，从而留下阻障层沿着栅极电极层的顶面的第二部分。此方法还包含形成半导体层于栅极电极层的第二部分之上、移除第一牺牲层、以及形成盖层于半导体层之上。
附图说明
5.让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
6.图1a至图1o是根据本发明的一些实施例，显示形成半导体结构在不同阶段的剖面示意图。
7.图2是根据本发明的一些实施例，显示图1o的半导体结构的修改。
8.图3是根据本发明的一些实施例，显示半导体结构的平面示意图。
9.符号说明
10.100:半导体结构
11.101:隔离区
12.102:半导体基底
13.103:主动区
14.104:隔离结构
15.105:截断区
16.106:沟槽
17.106’:沟槽
18.107:间隙
19.108:栅极介电层
20.110:栅极衬层
21.112:栅极电极层
22.112a:顶面
23.112b:顶面
24.114:第一牺牲层
25.116:阻障层
26.118:填充层
27.120:第二牺牲层
28.122:半导体层
29.124:栅极结构
30.126:盖层
31.128:气隙
32.200:半导体结构
具体实施方式
33.以下参照本发明实施例的图式以更全面地阐述本揭露。然而，本揭露亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的元件。
34.图1a至图1o是根据本发明的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。图3是根据本发明的一些实施例，显示半导体结构的平面示意图，其中图1a至图1o是沿着图3中的剖面a-a撷取。
35.图3显示半导体结构100。半导体结构100包含半导体基底102。半导体基底102包含主动区103、隔离区101、以及截断区(chop region)105。主动区103是沿着第一方向d1延伸的半导体区块，并且每一个主动区103被两个隔离区101以及两个截断区105所定义。隔离结构(未显示)形成于半导体基底102的隔离区101和截断区105中，从而围绕且电性隔离这些主动区103。
36.隔离区101沿着第一方向d1延伸，并且在第二方向d2上间隔排列，从而将半导体基底102划分出多个半导体长条(未显示)。第一方向d1是通道延伸方向，而第二方向d2是栅极延伸方向。第一方向d1与第二方向d2之间夹一锐角，其范围例如在约10度至约80度。截断区105(以虚线表示)对应于半导体长条设置，且将半导体长条截断成多个主动区103。在第二方向d2上，相邻的截断区105可以是错位或不重迭的。举例而言，在第二方向d2上，截断区105可以每多个半导体长条(例如，2至5个)的方式周期排列(例如重迭)。
37.半导体结构100还包含栅极结构124。栅极结构124埋入半导体基底102中且沿着第二方向d2延伸。每一个栅极结构124延伸交替地通过主动区103和隔离结构。两条栅极结构
124延伸通过单一主动区103，并且两条栅极结构124延伸通过此主动区103两侧的截断区105。为了图式明确，图3仅显示上述部件，半导体结构100的其余部件可见于图1a至图1o的剖面示意图，其沿着图3的a-a剖面截取。
38.以下说明半导体结构的形成方法。请参考图1a，提供半导体基底102，并且形成隔离结构104于半导体基底102中。在一些实施例中，半导体基底102是元素半导体基底，例如硅基底、或锗基底；或化合物半导体基底，例如碳化硅基底、或砷化镓基底。在一些实施例中，半导体基底102可以是绝缘体上的半导体(semiconductor-on-insulator，soi)基底。
39.隔离结构104自半导体基底102的上表面向下延伸。隔离结构104配置以界定出半导体基底102的主动区103。在一些实施例中，隔离结构104由介电材料形成，例如，氮化硅(sin)、氧化硅(sio)、氮氧化硅(sion)、及/或前述的组合。
40.隔离结构104的形成可包含使用一或多道刻蚀工艺形成对应于图3的隔离区101和截断区105的沟槽，接着使用化学汽相沉积(chemical vapor deposition，cvd)及/或原子层沉积(atomic layer deposition，ald)沉积用于隔离结构104的介电材料。之后，对半导体结构100进行平坦化工艺，例如回刻蚀工艺及/或化学机械抛光(chemical mechanical polishing)。
41.对半导体结构100进行图案化工艺，以形成沟槽106于半导体基底102中，如图1b所示。沟槽106延伸通过隔离结构104以及半导体基底102的主动区。图1b仅显示沟槽106位于隔离结构104中的部分，沟槽106也包含位于半导体基底102的主动区103中的其他部分。
42.图案化工艺可以包含一或多道沉积工艺、一或多道刻蚀工艺、以及一或多道光刻工艺。举例而言，可以通过沉积工艺，形成硬遮罩层于半导体基底102之上。可通过光刻工艺，形成图案化光阻层于硬遮罩层之上。可通过刻蚀工艺，将图案化光阻层的开口图案转移至硬遮罩层，并接着转移至半导体基底102，从而形成沟槽106。
43.依序形成栅极介电层108、栅极衬层110、以及栅极电极层112于沟槽106中，如图1c所示。栅极衬层110内衬于栅极介电层108与栅极电极层112之间。
44.形成栅极介电层108沿着沟槽106的侧壁和底面，以部分填充沟槽106。图1c仅显示栅极介电层108内衬于隔离结构104上的部分，栅极介电层108也包含内衬于半导体基底102的主动区103上的其他部分。在一些实施例中，栅极介电层108由氧化硅、氮化硅、氮氧化硅、及/或高介电常数的介电材料形成。在一些实施例中，使用临场蒸气产生法(in-situ steam generation，issg)、化学汽相沉积(cvd)、及/或原子层沉积(ald)形成栅极介电层108。
45.在沟槽106的下部形成栅极衬层110于栅极介电层108之上，以部分填充沟槽106。在一些实施例中，栅极衬层110由氮化钛(tin)、氮化钨(wn)、及/或氮化钽(tan)形成。可使用化学汽相沉积(cvd)、物理汽相沉积(pvd)、及/或原子层沉积(ald)，沉积栅极衬层110。
46.形成栅极电极层112于栅极衬层110上，以填充沟槽106的下部。栅极电极层112嵌套于栅极衬层110内。在一些实施例中，栅极电极层112由金属材料形成，例如，钨(w)、铝(al)、铜(cu)、钴(co)、钌(ru)、及/或其他金属材料。可使用物理汽相沉积(pvd)、化学汽相沉积(cvd)、及/或原子层沉积(ald)，沉积栅极电极层112。
47.可在沉积用于栅极介电层108、栅极衬层110和栅极电极层112的材料之后，对栅极衬层110和栅极电极层112进行回刻蚀。
48.形成第一牺牲层114于半导体基底102之上，以部分填充沟槽106，如图1d所示。第
一牺牲层114覆盖且沿着栅极介电层108的侧壁、栅极衬层110的顶面、以及栅极电极层112的顶面。根据一些实施例，第一牺牲层114沿着栅极介电层108的厚度等于或大于栅极衬层110的厚度。在一些实施例中，第一牺牲层114由介电材料形成，例如，氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合。第一牺牲层114与隔离结构104之间存在刻蚀选择比。举例而言，当隔离结构104由氮化硅形成时，第一牺牲层114由氧化硅形成。当隔离结构104由氧化硅形成时，第一牺牲层114由氮化硅形成。可使用化学汽相沉积(cvd)及/或原子层沉积(ald)，沉积第一牺牲层114。
49.对第一牺牲层114进行刻蚀工艺，以移除第一牺牲层114沿着半导体102上表面以及沿着栅极电极层112顶面的水平部分，如图1e所示。在刻蚀工艺之后，暴露出栅极电极层112的顶面，并且留下第一牺牲层114沿着栅极介电层108的垂直部分。第一牺牲层114的垂直部分完全覆盖栅极衬层110顶面。第一牺牲层114的垂直部分也可部分覆盖栅极电极层112。在一些实施例中，刻蚀工艺可包含过刻蚀步骤，以些许凹蚀栅极电极层112，使得栅极电极层112具有顶面112a，其水平低于栅极衬层110顶面的水平。
50.形成阻障层116于半导体基底102之上，以部分填充沟槽106，如图1f所示。阻障层116覆盖且沿着第一牺牲层114侧壁以及栅极电极层112顶面。阻障层116未与栅极衬层110接触。
51.阻障层116与栅极电极层112之间存在刻蚀选择比。在一些实施例中，阻障层116由氮化钛(tin)、氮化钨(wn)、及/或氮化钽(tan)形成。可使用物理汽相沉积(pvd)、化学汽相沉积(cvd)、及/或原子层沉积(ald)，沉积阻障层116。在一些实施例中，阻障层116与栅极衬层110由相同材料形成。
52.形成填充层118于阻障层116之上，以过量填充沟槽106的上部，如图1g所示。在一些实施例中，填充层116由富碳材料形成，例如，旋涂碳(spin-on coating，soc)。可使用旋转涂布工艺形成填充层118。
53.对填充层118进行回刻蚀工艺，以移除填充层118形成于半导体基底102上表面之上的部分，并且凹蚀填充层118形成于沟槽106中的部分，如图1h所示。在回刻蚀工艺之后，再次形成沟槽106的上部，并且将其标示为沟槽106’。在回刻蚀工艺之后，阻障层116沿着第一牺牲层114的垂直部分的上部自沟槽106’暴露出来。
54.根据一些实施例，对阻障层116进行一或多道刻蚀工艺，以移除阻障层116位于半导体基底102上表面之上的部分、以及沿着第一牺牲层114的垂直部分，直到暴露出栅极电极层112，如图1i所示。在刻蚀工艺期间，填充层118保护阻障层116沿着栅极电极层112顶面的水平部分免于被移除。
55.由于阻障层116与栅极电极层112之间存在刻蚀选择比，可通过侦测刻蚀终止点，较佳地控制刻蚀工艺。此外，在刻蚀工艺期间，第一牺牲层114覆盖且保护栅极衬层110，使得栅极衬层110大致上未被刻蚀。
56.在一些实施例中，刻蚀工艺可包含过刻蚀步骤，以些许凹蚀栅极电极层112，使得栅极电极层112具有顶面112b，其水平低于栅极衬层110顶面的水平和栅极电极层顶面112a的水平。
57.刻蚀移除填充层118，以暴露出阻障层116，如图1j所示。
58.形成第二牺牲层120于半导体基底102之上，以部分填充沟槽106’，如图1k所示。第
二牺牲层120覆盖且沿着第一牺牲层114侧壁以及阻障层116的顶面。在一些实施例中，第二牺牲层120由介电材料形成，例如，氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合。第二牺牲层120与隔离结构104之间存在刻蚀选择比。举例而言，当隔离结构104由氮化硅形成时，第二牺牲层120由氧化硅形成。当隔离结构104由氧化硅形成时，第二牺牲层120由氮化硅形成。第二牺牲层120可与第一牺牲层114由相同材料形成。为了明确，图1k显示第一牺牲层114与第二牺牲层120之间的界面，然而第一牺牲层114与第二牺牲层120之间可不存在物理界面。可使用化学汽相沉积(cvd)及/或原子层沉积(ald)，沉积第二牺牲层120。
59.对第二牺牲层120进行刻蚀工艺，以移除第二牺牲层120沿着半导体102上表面以及沿着阻障层116顶面的水平部分，如图1l所示。在刻蚀工艺之后，暴露出阻障层116的顶面，并且留下第二牺牲层120沿着第一牺牲层114的垂直部分。栅极电极层112的顶面112a和112b分别被阻障层116与第二牺牲层120覆盖。
60.形成半导体层122于沟槽106’中，以填充沟槽106’的下部，如图1m所示。栅极介电层108、栅极衬层110、栅极电极层112、阻障层116、以及半导体层122组合形成栅极结构124。栅极结构124可配置为所得到的半导体记忆装置的字元线，例如埋入式字元线(buried word line，bwl)。在一些实施例中，阻障层116与半导体层122可以做为栅极结构124的功函数调整层。在一些实施例中，半导体层122由多晶硅(polysilicon)形成。半导体层122的形成可包含使用化学汽相沉积工艺(cvd)沉积半导体层122以过量填充沟槽106’，接着回刻蚀半导体层122。
61.在一些实施例中，半导体层122的侧壁与阻障层116的侧壁大致对齐。半导体层122与阻障层116的宽度小于栅极电极层112的最大宽度。举例而言，半导体层122与阻障层116的宽度对栅极电极层112的最大宽度的比值范围在约0.5至约0.9。由于栅极电极层112的顶面被第二牺牲层120与阻障层116覆盖，可形成半导体层122未与栅极电极层112的顶面接触。在半导体层与栅极电极层接触的情况下，来自半导体层的硅与栅极电极层的金属可能会形成金属硅化物，从而增加栅极结构整体电阻值。
62.刻蚀移除第一牺牲层114和第二牺牲层120，直到暴露出栅极电极层112与栅极衬层110，如图1n所示。在刻蚀工艺之后，形成间隙107于半导体层122(以及阻障层116)与栅极介电层108之间。
63.形成盖层126于沟槽106’中，如图1o所示。盖层126密封间隙107，以形成气隙128于半导体层122(以及阻障层116)与栅极介电层108之间。
64.可形成额外的部件，例如，半导体基底102中的源极/漏极区、连接至源极/漏极区的接触插塞、位元线、电容器、及/或其他组件，于半导体结构100之上，以制得半导体存储器装置。在一些实施例中，半导体存储器装置是动态随机存取存储器(dram)。
65.根据本发明实施例，栅极结构124包含双功函数调整层(即阻障层116与半导体层122)，其可降低栅极结构124的栅极电极层112所产生的电场强度，从而降低栅极引发漏极漏电流(gate induced drain leakage，gidl)。此外，半导体结构100包含气隙128于半导体层122(以及阻障层116)两侧，可进一步降低栅极引发漏极漏电流，这提升了半导体存储器装置的可靠性和制造良率。再者，根据本发明实施例，栅极结构124的双功函数调整层无须通过额外的遮罩形成。如此，避免了光刻工艺的迭对容许度(overlay window)限制。再者，
根据本发明实施例，通过形成第一牺牲层114来保护栅极衬层110，在阻障层116的刻蚀工艺期间，可以大幅减少栅极衬层110的损失并且较佳地控制刻蚀工艺的终止点。再者，形成第二牺牲层120覆盖栅极电极层112的顶面112b，避免了半导体层122与栅极电极层112接触而形成金属硅化物。如此，避免栅极结构124的电阻值因为金属硅化物的形成而增加。
66.图2是根据本发明的一些实施例，显示图1o的半导体结构的修改。图2所示的半导体结构200与图1o的半导体结构100相似，除了阻障层116围绕半导体层122的下部。
67.在图1i所述的步骤中，部分刻蚀移除阻障层116沿着第一牺牲层114的垂直部分。在刻蚀工艺之后，剩余的阻障层116具有u形轮廓。栅极电极层112被剩余的阻障层116覆盖而未暴露出来。接着，进行图1j所述的步骤，以移除填充层118，以暴露出阻障层116。
68.省略图1k和图1l所述的步骤，进行图1m至图1o所述的步骤。形成半导体层122于沟槽106’中。半导体层122包含被阻障层116围绕的下部、以及形成于阻障层116顶面之上的上部，如图2所示。形成盖层126于沟槽106’中，以形成气隙128于半导体层122(以及阻障层116)与栅极介电层108之间，以制得半导体结构200。
69.根据上述，本发明实施例提供包含埋入式栅极结构的半导体结构及其形成方法。埋入式栅极结构包含双功函数调整层以及双功函数调整层两侧的气隙。因此，降低栅极引发漏极漏电流，这提升了半导体存储器装置的可靠性和制造良率。
70.虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视权利要求保护范围所界定者为准。