超级结制作方法及超级结与流程

本发明涉及半导体器件制作技术领域，具体地，涉及一种超级结制作方法和一种超级结。

背景技术：

超级结是一种被广泛应用在半导体器件上的结构。超级结结构由漂移区中交替排列的p型和n型掺杂立柱组成。在超级结基础上制作的超级结mosfet可以在维持很高的断开状态击穿电压的同时，获得很低的导通电阻。在mosfet的断开状态时，在相对很低的电压下，立柱就完全耗尽，从而能够维持很高的击穿电压。对于超级结mosfet来说，导通电阻的增加与击穿电压bv成正比，比传统的半导体结构增加地更加缓慢。因此，对于特定的导通电阻，超级结器件比传统的mosfet具有更高的击穿电压。

现有技术中，超级结的制备工艺主要分成两大类，一是多层外延的工艺，另外一种是深沟槽和外延填充的工艺。多层外延的工艺需要进行6-7次外延的成长和光刻，成本较高。深沟槽和外延填充技术成本较低但是需要进行约50um的深沟槽刻蚀，对工艺要求很高，可靠性差。

技术实现要素：

针对现有技术中超级结制作工艺要求很高，可靠性差，成本较高的技术问题，本发明提供了一种超级结制作方法和一种超级结，采用该超级结制作方法能够降低工艺成本，减弱工艺难度，并且提高器件的可靠性。

为实现上述目的，本发明第一方面提供一种超级结制作方法，包括：提供一半导体衬底，所述半导体衬底表面形成有具有第一导电类型掺杂的第一外延层；在所述第一外延层表面形成掩膜层，所述掩膜层具有刻蚀窗口，所述刻蚀窗口定义出浅沟槽的形状和位置；通过所述刻蚀窗口对所述第一外延层进行刻蚀，在所述第一外延层内形成垂直的浅沟槽；利用所述浅沟槽的自对准，在所述浅沟槽底部的第一外延层进行多次第二导电类型的离子注入，所述第二导电类型与所述第一导电类型不同；去除所述掩膜层；进行热推进，将所述第二导电类型掺杂进行扩散以形成第二导电类型掺杂区，所述第二导电类型掺杂区位于所述浅沟槽底部与所述半导体衬底表面之间，且所述第二导电类型掺杂区与所述浅沟槽垂直对准；在所述浅沟槽内填充具有第二导电类型掺杂的第二外延层以形成所述超级结，所述第二外延层与所述第二导电类型掺杂区形成的区域与所述第一外延层交错排列。

进一步地，所述第一外延层的厚度介于10um至100um。

进一步地，所述第一外延层、所述第二导电类型掺杂区以及所述第二外延层的厚度比为2:1:1。

进一步地，所述通过所述刻蚀窗口对所述第一外延层进行刻蚀，包括：通过所述刻蚀窗口对所述第一外延层进行等离子干法刻蚀。

进一步地，所述离子注入的次数为四次，每次离子注入的能量依次为4mkev、3mkev、1.5mkev、500kev。

进一步地，所述热推进的温度介于1000℃至1100℃，热推进的时间介于30min至60min。

进一步地，所述第一导电类型为n型，所述第二导电类型为p型；或者所述第一导电类型为p型，所述第二导电类型为n型。

本发明第二方面提供一种超级结，所述超级结包括：半导体衬底、第二导电类型掺杂区和第二外延层，所述半导体衬底表面形成有具有第一导电类型掺杂的第一外延层，所述第二导电类型掺杂区和所述第二外延层为第二导电类型掺杂，所述第二导电类型掺杂区位于所述第二外延层和所述半导体衬底之间，且所述第二导电类型掺杂区和所述第二外延层垂直对准，所述第二导电类型掺杂区和所述第二外延层形成的区域与所述第一外延层交错排列。

进一步地，所述第一外延层的厚度介于10um至100um。

进一步地，所述第一外延层、所述第二导电类型掺杂区以及所述第二外延层的厚度比为2:1:1。

通过本发明提供的技术方案，本发明至少具有如下技术效果：

本发明的超级结制作方法，在具有第一导电类型掺杂的第一外延层上形成具有刻蚀窗口的掩膜层，通过掩膜层在第一外延层内形成垂直的浅沟槽，然后利用浅沟槽的自对准，在浅沟槽底部的第一外延层进行多次第二导电类型的离子注入，然后去除掩膜层，进行热推进，将第二导电类型掺杂进行扩散，在浅沟槽与半导体衬底之间形成第二导电类型掺杂区，第二导电类型掺杂区与浅沟槽垂直对准，然后在前沟槽内填充具有第二导电类型掺杂的第二外延层，形成超级结，该超级结第二外延层与第二导电类型掺杂区所形成的区域与第一外延层交错排列。刻蚀浅沟槽的深度较浅，工艺要求低，而且制作超级结过程中只需要进行一次外延成长，实现了降低工艺成本，减弱工艺难度，提高器件的可靠性的技术效果。

本发明的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

图1为本发明实施例提供的超级结制作方法的流程图；

图2为根据本发明实施例提供的超级结制作方法制备的半导体衬底的剖视图；

图3为根据本发明实施例提供的超级结制作方法形成的掩膜层的剖视图；

图4为根据本发明实施例提供的超级结制作方法形成的浅沟槽的剖视图；

图5为根据本发明实施例提供的超级结制作方法进行第二导电类型的离子注入的剖视图；

图6为根据本发明实施例提供的超级结制作方法形成的第二导电类型掺杂区的剖视图；

图7为根据本发明实施例提供的超级结制作方法形成的第二外延层的剖视图；

图8为根据本发明实施例提供的超级结制作方法形成的超级结的剖视图。

附图标记说明

100半导体衬底200第一外延层

300掩膜层400第二导电类型掺杂区

500第二外延层210浅沟槽

具体实施方式

以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

在本发明中，在未作相反说明的情况下，使用的方位词如“上、下、顶、底”通常是针对附图所示的方向而言的或者是针对竖直、垂直或重力方向上而言的各部件相互位置关系描述用词。

下面将参考附图并结合实施例来详细说明本发明。

请参考图1，本发明实施例提供一种超级结制作方法，该方法包括以下步骤：

s101：提供一半导体衬底，所述半导体衬底表面形成有具有第一导电类型掺杂的第一外延层；

s102：在所述第一外延层表面形成掩膜层，所述掩膜层具有刻蚀窗口，所述刻蚀窗口定义出浅沟槽的形状和位置；

s103：通过所述刻蚀窗口对所述第一外延层进行刻蚀，在所述第一外延层200内形成垂直的浅沟槽；

s104：利用所述浅沟槽的自对准，在所述浅沟槽底部的第一外延层进行多次第二导电类型的离子注入，所述第二导电类型与所述第一导电类型不同；

s105：去除所述掩膜层；

s106：进行热推进，将所述第二导电类型掺杂进行扩散以形成第二导电类型掺杂区，所述第二导电类型掺杂区位于所述沟槽底部与所述半导体衬底100表面之间，且所述第二导电类型掺杂区与所述浅沟槽垂直对准；

s106：在所述浅沟槽内填充具有第二导电类型掺杂的第二外延层以形成所述超级结，所述第二外延层与所述第二导电类型掺杂区形成的区域与所述第一外延层交错排列。

下面将结合附图详细说明本申请提供的超级结制作方法。

首先执行步骤s101：提供一半导体衬底100，所述半导体衬底表面形成有具有第一导电类型掺杂的第一外延层200，如图2所示。

具体地，半导体衬底100的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步地，可以为n型多晶硅衬底或p型多晶硅衬底。

进一步地，第一外延层200的厚度介于10um至100um。

接下来执行步骤s102：在所述第一外延层200表面形成掩膜层300，所述掩膜层300具有刻蚀窗口，所述刻蚀窗口定义出浅沟槽210的形状和位置，如图3所示。

具体地，本发明实施方式中，掩膜层300包括光刻胶，可以采用旋转涂胶的方法在第一外延层200表面形成掩膜层300，通过曝光光刻工艺在掩膜层300上形成刻蚀窗口，刻蚀窗口可以定义出浅沟槽210的形状和位置。

接下来执行步骤s103：通过所述刻蚀窗口对所述第一外延层200进行刻蚀，在所述第一外延层200内形成垂直的浅沟槽210，如图4所示。

具体地，本发明实时施方式中，通过刻蚀窗口对第一外延层200进行刻蚀，在第一外延层200内形成垂直的浅沟槽210，浅沟槽210的深度与第一外延层200的厚度的比为1：2。

进一步地，所述通过所述刻蚀窗口对所述第一外延层200进行刻蚀，包括：通过所述刻蚀窗口对所述第一外延层200进行等离子干法刻蚀。

具体地，本发明实施方式中，通过等离子干法刻蚀能够在第一外延层200形成垂直的浅沟槽210，保证浅沟槽210垂直形貌和面内形貌的均匀性，避免横向刻蚀，保证超级结的可靠性。

接下来执行步骤s104：利用所述浅沟槽210的自对准，在所述浅沟槽210底部的第一外延层200进行多次第二导电类型的离子注入，所述第二导电类型与所述第一导电类型不同，如图5所示。

具体地，本发明实施方式中，第一外延层200表面形成有光刻胶，利用浅沟槽210的自对准，进行多次第二导电类型的离子注入，将第二导电类型掺杂注入浅沟槽210的底部，第二导电类型掺杂与第一外延层200的第一导电类型掺杂不同。

进一步地，所述离子注入的次数为四次，每次离子注入的能量依次为4mkev、3mkev、1.5mkev、500kev。

根据本发明提供的超级结制作方法，多次以不同能量进行离子注入能够使得第一外延层200中的离子的垂直得分布更加均匀。

接下来执行步骤s105：去除所述掩膜层300，如图6所示。

接下来执行步骤s106：进行热推进，将所述第二导电类型掺杂进行扩散以形成第二导电类型掺杂区400，所述第二导电类型掺杂区400位于所述沟槽210底部与所述半导体衬底100表面之间，且所述第二导电类型掺杂区400与所述浅沟槽210垂直对准，如图7所示。

具体地，本发明实施方式中，在去除掩膜层300之后，进行热推进，使得注入的第二导电类型掺杂激活并且扩散，在沟槽210底部形成第二导电类型掺杂区400。第二导电类型掺杂区400与浅沟槽210垂直对准，并且位于浅沟槽210和半导体衬底100表面之间。

进一步地，所述热推进的温度介于1000℃至1100℃，热推进的时间介于30min至60min。

根据本发明提供的超级结制作方法，通过选取的推进温度和推进时间能够提高超级结的耐压。

接下来执行步骤s107：在所述浅沟槽210内填充具有第二导电类型掺杂的第二外延层500以形成所述超级结，所述第二外延层500与所述第二导电类型掺杂区400形成的区域与所述第一外延层200交错排列，如图8所示。

具体地，在浅沟槽210内填充成长第二外延层500，第二外延层500具有与第二导电类型掺杂区400相同的第二导电类型掺杂，形成交错排列的p型和n型的超级结。

进一步地，所述第一外延层200、所述第二导电类型掺杂区400以及所述第二外延层500的厚度比为2:1:1。

根据本发明提供的超级结制作方法，能够提高超级结的耐压，将超级结的耐压提高至150伏到1500伏。

进一步地，所述第一导电类型为n型，所述第二导电类型为p型；或者所述第一导电类型为p型，所述第二导电类型为n型。

具体地，本发明实施方式中，半导体衬底100为n型掺杂，第一外延层200为n型掺杂，第二导电类型掺杂区400与第二外延层500为p型掺杂，离子注入的杂质为硼。

通过本发明提供的超级结制作方法，在制作过程中，浅沟槽刻蚀的深度较浅，工艺要求低，而且制作超级结过程中只需要进行一次外延成长，实现了降低工艺成本，减弱工艺难度，提高器件的可靠性的技术效果。

本发明另一方面提供一种超级结，所述超级结包括：

半导体衬底100、第二导电类型掺杂区400和第二外延层500，所述半导体衬底100表面形成有具有第一导电类型掺杂的第一外延层200，所述第二导电类型掺杂区400和所述第二外延层500为第二导电类型掺杂，所述第二导电类型掺杂区400位于所述第二外延层500和所述半导体衬底100之间，且所述第二导电类型掺杂区400和所述第二外延层500垂直对准，所述第二导电类型掺杂区400和所述第二外延层500形成的区域与所述第一外延层200交错排列，如图8所示。

进一步地，所述第一外延层200的厚度介于10um至100um。

进一步地，所述第一外延层200、所述第二导电类型掺杂区400以及所述第二外延层300的厚度比为2:1:1。

以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。

此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。