集成组合件及形成集成组合件的方法与流程

本申请案涉及2019年11月12日申请的标题为“集成组合件及形成集成组合件的方法(Integrated Assemblies and Methods of Forming Integrated Assemblies)”序列号为16/681,200的美国专利申请案，所述美国专利申请案的全部内容以引用方式并入本文中。

技术领域

集成组合件(例如，存储器装置)及形成集成组合件的方法。

背景技术

存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且在现代计算机及装置中具有许多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置变得越来越常利用固态驱动中的快闪存储器来代替常规硬驱动。作为又一实例，快闪存储器在无线电子装置中普及，这是因为其使制造商能够随着其变得标准化而支持新通信协议，且提供远程地升级装置以增强特征的能力。

NAND可为快闪存储器的基本架构且可经配置以包括垂直堆叠的存储器单元。

在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可为有帮助的。图1展示现有技术装置1000的框图，其包含具有布置成行及列的多个存储器单元1003以及存取线1004(例如，用于传导信号WL0到WLm的字线)及第一数据线1006(例如，用于传导信号BL0到BLn的位线)的存储器阵列1002。存取线1004及第一数据线1006可用于将信息传送到存储器单元1003及从存储器单元1003传送信息。行解码器1007及列解码器1008解码地址线1009上的地址信号A0到AX以确定将存取存储器单元1003中的哪一者。感测放大器电路1015操作以确定从存储器单元1003读取的信息值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到存储器单元1003中的信息值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制待对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别接收第一供应线1030及第二供应线1032上的供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应以选择第一数据线1006及第二数据线1013上的可表示待从存储器单元1003读取或待编程到存储器单元1003中的信息值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地启动CSEL1到CSELn信号。在读取及编程操作期间，选择电路1040可选择第一数据线1006及第二数据线1013上的信号以提供存储器阵列1002与I/O电路1017之间的通信。

图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括电荷存储装置的多个串。在第一方向(Z-Z')上，电荷存储装置的每一串可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二个层面(例如，层面0到层面31)中的一者。相应串的电荷存储装置可共享共同通道区域，例如形成于半导体材料(例如，多晶硅)的相应支柱中的区域，电荷存储装置的串围绕所述支柱形成。在第二方向(X-X')上，每一第一群组(例如十六个第一群组)的多个串可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，还被称为字线(WL))的八个串。存取线中的每一者可耦合层面内的电荷存储装置。当每一电荷存储装置包括能够存储两位的信息的单元时，由相同存取线耦合(且因此对应于相同层面)的电荷存储装置可被逻辑地分组到例如两个页中，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，每一第二群组(例如八个第二群组)的多个串可包括由八个数据线中的对应者耦合的十六个串。存储器块的大小可包括1,024个页且总共约16MB(例如，16个WL x 32个层面x 2个位＝1,024个页/块，块大小＝1,024个页x 16KB/页＝16MB)。串、层面、存取线、数据线、第一群组、第二群组及/或页的数目可大于或小于图2中所展示的数目。

图3展示图2的3D NAND存储器装置200的存储器块300在X-X'方向上的截面图，存储器块300包含关于图2描述的十六个第一群组的串中的一者中的电荷存储装置的十五个串。存储器块300的多个串可被分组为多个子集310、320、330(例如，片块(tile)列)，例如片块列I、片块列j及片块列K，其中每一子集(例如，片块列)包括存储器块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。例如，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应者耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，片块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD同时耦合或切断对应部分块(例如，片块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。例如，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，片块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS同时耦合或切断对应部分块(例如，片块列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多个串中的每一者的相应层面的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314及316中的对应者耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它层面的电荷存储装置同时耦合或切断对应于相应部分块及/或层面的电荷存储装置。对应于相应子集(例如，部分块)及相应层面的电荷存储装置可包括电荷存储装置的“部分层面”(例如，单个“片块”)。对应于相应子集(例如，部分块)的串可耦合到子源极372、374及376(例如，“片块源极”)中的对应者，其中每一子源极耦合到相应电源。

替代地，参考图4的示意图描述NAND存储器装置200。

存储器阵列200包含字线2021到202N及位线2281到228M。

存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷俘获材料(例如(举例来说)氮化硅、金属纳米点等)来存储电荷。

电荷存储晶体管208定位于字线202与串206的交叉点处。电荷存储晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极(SGS))210与漏极选择装置(例如，漏极侧选择栅极(SGD))212之间源极到漏极串联连接。每一源极选择装置210定位于串206与源极选择线214的交叉点处，而每一漏极选择装置212定位于串206与漏极选择线215的交叉点处。选择装置210及212可为任何适合存取装置，且在图4中以方框一般地说明。

每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。

每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。

电荷存储晶体管208包含源极230、漏极232、电荷存储区域234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列是耦合到给定位线228的NAND串206内的晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的晶体管。

期望发展出经改进NAND架构及用于制造NAND架构的经改进方法。

附图说明

图1展示具有含存储器单元的存储器阵列的现有技术存储器装置的框图。

图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器阵列的示意图。

图3展示图2的现有技术3D NAND存储器装置在X-X'方向上的截面图。

图4是现有技术NAND存储器阵列的示意图。

图5是展示实例存储器装置的区域的集成组合件的图解截面侧视图。

图5A是图5的集成组合件的部分的图解截面俯视图，且其沿着图5的线5A-5A。

图6到19是以用于制造实例存储器装置的实例方法的实例循序过程阶段展示的集成组合件的区域的图解截面侧视图。

具体实施方式

存储器单元的操作可包括使电荷在通道材料与电荷存储材料之间移动。例如，存储器单元的编程可包括使电荷(即，电子)从通道材料移动到电荷存储材料中，且接着将电荷存储于电荷存储材料内。存储器单元的擦除可包括使电洞移动到电荷存储材料中以与存储于电荷存储材料中的电子重组，且借此从电荷存储材料释放电荷。电荷存储材料可包括电荷俘获材料(例如，氮化硅、金属纳米点等)。常规存储器的问题可为电荷俘获材料跨存储器阵列的多个存储器单元延伸，且此可能导致从一个存储器单元到另一存储器单元的电荷迁移。电荷迁移可导致数据保持问题。一些实施例包含在存储器单元之间的区域中的电荷俘获材料中具有断裂的存储器装置(例如，NAND架构)；且此类断裂可有利地阻碍存储器单元之间的电荷迁移。

常规存储器单元可遇到的另一问题在于控制栅极可能过窄而无法实现存储器单元的所要快速编程及擦除。一些实施例包含具有相对较宽控制栅极的存储器装置，其经定制以提供比常规架构一般可用更宽的编程/擦除窗。宽控制栅极可结合经定制的窄布线结构(字线)一起形成以减少垂直堆叠的布线结构之间的非所要寄生电容。参考图5到19描述实例实施例。

参考图5，构造(即，组合件、架构等)10包含交替的第一层级14及第二层级16的垂直堆叠12。第一层级14是导电层级，且第二层级16是绝缘层级。

导电层级14是NAND配置的存储器单元层级(本文中还称为字线层级或称为布线/控制栅极层级)。NAND配置包含存储器单元的串(即，NAND串)，其中串中的存储器单元的数目由垂直堆叠的层级14的数目确定。NAND串可包括任何适合数目个存储器单元层级。例如，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。垂直堆叠12被指示为垂直延伸超过所说明的区域以展示可存在比图5的图中所具体说明的层级更多的垂直堆叠层级。

堆叠12被展示为支撑于基底18上方。基底18可包括半导体材料；且可例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底18可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，包含(但不限于)块体半导电材料，例如半导电晶片(单独抑或在包括其它材料的组合件中)及半导电材料层(单独抑或在包括其它材料的组合件中)。术语“衬底”指代任何支撑结构，包含(但不限于)上文所描述的半导体衬底。在一些应用中，基底18可对应于含有与集成电路制造相关联的一或多个材料的半导体衬底。此类材料可包含例如耐火金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多者。

间隙提供于堆叠12与基底18之间以指示其它组件及材料可提供于堆叠12与基底18之间。此类其它组件及材料可包括堆叠的额外层级、源极线层级、源极侧选择栅极(SGS)等。

绝缘层级16包括绝缘材料20。绝缘材料20可包括任何适合组合物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。

导电层级14包括导电区域22。导电区域包含内导电材料24及外导电材料26。内导电材料24可被视为配置为导电核心25，且外导电材料26可被视为配置为外导电层(衬层)27，其沿着导电核心的外围延伸。

导电材料24及26可包括任何适合导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。导电材料24及26的组合物彼此不同。在一些实施例中，核心材料24可包括一或多种金属(例如，可包括钨)，且外导电材料26可包括一或多种金属氮化物(例如，可包括氮化钛)。在一些实施例中，材料26可称为导电衬层材料，且导电材料24可称为导电核心材料。

电介质材料28沿着外导电材料26。电介质材料28可为电介质屏障材料，且可包括任何适合组合物。在一些实施例中，电介质材料28包括高k材料，其中术语“高k”意味着大于二氧化硅的介电常数的介电常数。在一些实施例中，电介质材料28可包括AlO、HfO、HfSiO、ZrO及ZrSiO中的一或多者、基本上由其中的一或多者组成或由其中的一或多者组成；其中化学式指示主成分而非特定化学计量。

导电层级(字线层级)14包含具有第一垂直厚度T1的第一区域30，且包含具有大于第一垂直厚度的第二垂直厚度T2的第二区域(端子区域)32。在一些实施例中，第二垂直厚度T2比第一垂直厚度T1大达在从约10％到约70％的范围内的量。在所说明的实施例中，第一区域30相对于第二区域32近似垂直居中。

导电层级14具有将第一区域30连接到第二区域32(即，在第一区域30与第二区域32之间)的扩口过渡区域(渐缩过渡区域)31。在所说明的实施例中，材料24、26及28全部具有沿着扩口过渡区域内的锥度(taper)延伸的表面。明确来说，材料28具有沿着扩口过渡区域31的锥度的外围表面33，材料26具有沿着扩口过渡区域31的锥度的外围表面35，且材料24具有沿着扩口过渡区域31的锥度的外围表面37。

电荷阻挡材料34沿着端子区域32。电荷阻挡材料34配置为垂直延伸穿过堆叠12的连续层。电荷阻挡材料34可包括任何适合组合物；且在一些实施例中可包括氮氧化硅(SiON)、基本上由氮氧化硅组成或由氮氧化硅组成；其中化学式列出主成分而非特定化学计量。

电荷阻挡材料34的连续层具有邻近堆叠12的层级14及16的第一侧壁表面39，且具有与第一侧壁表面成相对关系的第二侧壁表面41。第一侧壁表面39具有含沿着绝缘层级16的第一凹穴区域43的起伏形貌(第一起伏形貌)，且第二侧壁表面41具有含沿着导电层级14的第二凹穴区域45的起伏形貌(第二起伏形貌)。

电荷阻挡材料34邻近于电介质屏障材料28，且由电介质屏障材料(高k材料)28与端子区域32的导电材料26间隔开。

电荷存储材料38邻近于电荷阻挡材料，且布置于垂直堆叠的段40中。段40沿着导电层级14，且靠近此类导电层级的端子区域32。在所说明的实施例中，电荷存储材料的段40在由电荷阻挡材料34的起伏形貌界定的第二凹穴区域45内。

段40(即，电荷存储材料38的段)通过间隙36彼此垂直间隔开。电荷存储材料38可包括任何适合组合物。在一些实施例中，电荷存储材料38可包括电荷俘获材料；例如(举例来说)氮化硅、氮氧化硅、导电纳米点等。例如，在一些实施例中，电荷存储材料38可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。

电介质材料(即，穿隧材料，栅极电介质材料)42邻近于电荷存储材料38。电介质材料42可包括任何适合组合物。在一些实施例中，电介质材料42可包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。电介质材料42可经带隙设计以实现所要电性质；且因此可包括两种或更多种不同材料的组合。

通道材料44邻近于电介质材料42，且沿着堆叠12垂直延伸。通道材料44可包括半导体材料；且可包括任何适合组合物或组合物的组合。例如，通道材料44可包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者；其中术语III/V族半导体材料指代包括选自周期表的III族及V族的元素的半导体材料(其中III族及V族是旧命名法，且现称为13族及15族)。在一些实施例中，通道材料44可包括硅，基本上由硅组成或由硅组成。

绝缘材料46邻近于通道材料44。绝缘材料46可包括任何适合组合物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。

图5A展示组合件10的区域的俯视图，且展示通道材料44可配置为包围绝缘材料46的环形环。通道材料的所说明配置可被视为包括中空通道配置，其中绝缘材料46提供于环形环状的通道配置中的“中空”内。在其它实施例中(未展示)，通道材料可配置为实心支柱配置。

再次参考图5，导电层级14可被视为包括靠近通道材料44的控制栅极区域48，且包括邻近控制栅极区域的字线(布线)区域50。在所说明的实施例中，控制栅极区域48包含端子区域32。

控制栅极区域48、电介质屏障材料28、电荷阻挡材料34、电荷存储材料38、栅极电介质材料42及通道材料44并入到存储器单元52(例如，类似于上文参考图1到4描述的NAND存储器单元的NAND存储器单元)中。所说明的存储器单元52形成存储器单元的垂直延伸串的部分。此串可代表在NAND存储器组合件的制造期间形成的大量基本上NAND串(其中术语“基本上相同”意味着在合理制造及测量公差内相同)。

图5的组合件10可被视为对应于实例存储器装置，其中此存储器装置包含存储器单元52。布线区域50可将存储器单元的控制栅极48与其它电路系统(例如，上文关于图1描述的类型的行解码器电路系统)电耦合。

值得注意地，在图5的配置中，与起伏相反，通道材料44是“平坦的”(即，基本上垂直具有连续厚度，且基本上垂直笔直)。相较于一些常规设计的非平坦配置，平坦通道材料可正面影响串电流。在一些实施例中，通道材料44的配置可被称为“平坦配置”。

在操作中，电荷存储材料38可经配置以将信息存储于存储器单元52中。存储于个别存储器单元中的信息的值(其中术语“值”表示一个位或多个位)可基于存储于存储器单元的电荷存储区域中的电荷数量(例如，电子数目)。可至少部分基于施加到相关联栅极48的电压值及/或基于施加到通道材料44的电压值来控制(例如，增加或减少)一个别电荷存储区域内的电荷数量。

穿隧材料42形成存储器单元52的穿隧区域。此类穿隧区域可经配置以容许电荷存储材料38与通道材料44之间的电荷(例如，电子)的所要迁移(例如，运输)。穿隧区域可经配置(即，经工程设计)以实现选定准则，例如(举例来说)(但不限于)等效氧化物厚度(EOT)。EOT在代表性物理厚度方面量化穿隧区域的电性质(例如，电容)。例如，EOT可定义为具有与给定电介质相同的电容密度将需要的理论二氧化硅层的厚度，而忽略泄漏电流及可靠性考虑。

电荷阻挡材料34邻近于电荷存储材料38，且可提供阻挡电荷从电荷存储材料38流到相关联栅极48的机制。

电介质屏障材料28提供于电荷阻挡材料34与相关联栅极48之间，且可用于抑制电荷载子从栅极48反向穿隧朝向电荷存储材料38。在一些实施例中，电介质屏障材料28可被视为形成存储器单元52内的电介质屏障区域。

图5的实施例具有在整个绝缘层级14内的绝缘材料20。在其它实施例中，绝缘层级内可存在空隙。

图5的实例存储器装置10可用任何适合处理来形成。参考图6到19描述实例处理。

参考图6，构造(集成组合件，集成结构)10包含交替的第一层级14及第二层级16的垂直堆叠12。第一层级14包括第一材料60，且第二层级16包括第二材料20(上文关于图5描述的相同材料20)。第一及第二材料可包括任何适合组合物，且为彼此不同的组合物。在一些实施例中，第一材料60可包括氮化硅、基本上由氮化硅组成或由氮化硅组成；且第二材料20可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。层级14及16可具有任何适合厚度；且可为彼此相同的厚度，或可为相对于彼此不同的厚度。在一些实施例中，层级14及16可具有在从约10纳米(nm)到约400nm的范围内的垂直厚度。在一些实施例中，层级14及16可具有在从约10nm到约50nm的范围内的厚度。

堆叠12被展示为支撑于基底18上方。

参考图7，形成延伸穿过堆叠12的开口64。开口64具有沿着第一材料60及第二材料20延伸的侧壁65。在从上方观看时，开口64可具有闭合形状(圆形、椭圆形、多边形等)，且在图6的截面中所展示的侧壁65可为围绕开口64的闭合形状延伸的单个连续侧壁的部分。开口64可代表在图6的过程阶段形成且用于制造存储器阵列(例如，NAND架构)的存储器单元的大量基本上相同开口；其中术语“基本上相同”意味着在合理制造及测量公差内相同。

参考图8，使第二层级16相对于第一层级14凹入以形成腔62。第二层级16可凹入达任何适合量，且在一些实施例中可凹入到在从约3nm到约25nm的范围内的量。第一层级14具有延伸超过凹入第二层级16的突出末端63。腔62沿着凹入第二层级16，且垂直地介于突出末端63之间。

形成围绕突出末端63且在腔62内延伸的第三材料66。第三材料66使腔62变窄。第三材料66可包括任何适合组合物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。第三材料66可包括任何适合厚度，且在一些实施例中可具有在从约3nm到约25nm的范围内的厚度。第三材料是沿着层级14及16保形地沉积，且可用任何适合方法论(例如，原子层沉积、化学气相沉积等)进行沉积。

参考图9，在变窄腔62内形成第四材料68。第四材料可包括任何适合组合物；且在一些实施例中可包括硅(例如，多晶硅及非晶硅中的一者或两者)、基本上由硅组成或由硅组成。

可沉积且接着蚀刻第四材料48使得第四材料48及第一材料66一起形成沿着开口64内部的基本上平坦垂直表面67。

参考图10，移除第三材料66的区域以暴露第一层级14的突出末端63，且留下沿着第二层级16的突出结构70。突出结构70通过中介间隙72与突出末端63垂直间隔开。

参考图11，使第四材料68(图10)氧化。在所说明的实施例中，第四材料68(图10)包括硅，且氧化将其转换为二氧化硅，所述二氧化硅与第三材料66的二氧化硅合并。因此，在图11的处理阶段，突出结构70可基本上由二氧化硅66组成或由二氧化硅66组成。

参考图12，形成围绕突出末端63、围绕突出结构70且在中介间隙72内延伸的额外第一材料60。额外第一材料60将与第一层级14的材料60合并，但被展示为不同于第一层级的材料60以帮助读者可视化额外第一材料60。

参考图13，将大多数额外第一材料60转换为电荷阻挡材料34。此转换可包括材料60的氮化硅的氧化以形成电荷阻挡材料34的氮氧化硅。氧化可利用任何适合氧化剂；包含例如H2O、O2、O3、H2O2等。值得注意地，深入于中介间隙72内的额外第一材料60的区域归因于阻止氧化剂到达额外第一材料60的此类区域的几何约束(及/或其它原因)而未转换为电荷阻挡材料34。中介间隙72内剩余的材料60的区域可被视为未经转换区域76。

未经转换区域76直接抵靠第一层级14的突出末端63的表面且包括与第一层级14相同的材料(60)。图14展示与图13相同的处理阶段，但其展示与突出末端63合并的未经转换区域76。

电荷阻挡材料34垂直延伸穿过堆叠12，且具有含起伏形貌的边缘41，边缘41界定沿着第一层级14的凹穴区域(凹穴)45。在一些实施例中，电荷阻挡材料34的边缘41可被称为内边缘，因为其沿着开口64的内部。

参考图15，在凹穴45内形成电荷存储材料38。可沉积且接着蚀刻电荷存储材料38使得电荷存储材料38及电荷阻挡材料34一起形成沿着开口64的内部的基本上平坦垂直表面77。电荷存储材料38的蚀刻可利用任何适合条件及蚀刻剂，且在一些实施例中，此蚀刻可利用磷酸。

参考图16，沿着基本上平坦垂直表面77形成电介质材料42，形成邻近于电介质材料42的通道材料44，且形成邻近于通道材料44的绝缘材料46。

参考图17，移除第一材料60(图16)以留下沿着第一层级14的空隙78。第一材料60可用任何适合条件及蚀刻剂移除，且在一些实施例中，此移除可利用磷酸。

参考图18，在空隙78内形成电介质屏障材料28、导电材料26及导电材料24(图17)。可提供材料28以首先加内衬于空隙78，接着可提供材料26以进一步加内衬于空隙，且最后可提供材料24以填充经加内衬的空隙。

图18的第一层级16类似于上文关于图5描述的导电层级的导电层级。

沿着第二层级16的材料66及20可包括彼此相同的组合物(例如，两者可包括二氧化硅)，且因此，此类材料可合并且可被表示为单个材料20，如图19中所展示。图19的构造10与上文关于图5描述的构造相同，且因此可被视为包括垂直堆叠的存储器单元52的存储器装置。

本文中所描述的实施例有利地提供可用于定制栅极长度(即，控制栅极48的端子区域的垂直厚度(T2))的方法论，其中此类栅极长度等于或大于存储器单元(即，存储器单元52)内的存储节点(即，电荷存储材料38的段40)的长度。此可实现与存储器单元相关联的所要宽编程/擦除窗。此外，布线区域(字线区域)50可保持相对较窄(相较于控制栅极)，此可减轻垂直相邻布线区域之间的非所要寄生电容。在一些实施例中，可沿着第二层级16提供空隙以进一步减轻垂直相邻布线区域50之间的非所要寄生电容。

上文所论述的组合件及结构可用于集成电路内(其中术语“集成电路”意味着由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广范围的系统范围中的任何者，例如(举例来说)相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。

除非另有指定，否则本文中所描述的各种材料、物质、组合物等可用现在已知或尚待发展的任何适合方法论形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被视为同义的。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘”(或“电绝缘”)可在本公开内提供语言变动以简化所附权利要求书内的前提基础，且不用于指示任何显著化学或电差异。

术语“电连接”及“电耦合”两者都可用于本公开中。所述术语被视为同义的。在一些例子中利用一个术语且在其它例子中利用另一术语可在本公开内提供语言变动以简化所附权利要求书内的前提基础。

图式中的各个实施例的特定定向仅出于说明性目的，且所述实施例可在一些应用中相对于所展示定向旋转。本文中所提供的描述及所附权利要求书是关于具有各种特征之间的所描述关系的任何结构，而不管所述结构是处于图式的特定定向还是相对于此定向旋转。

随附说明的截面图仅展示在截面的平面内的特征，且未展示在截面的平面后面的材料(除非另有指示)，以便简化图式。

当一结构在上文被称为“在另一结构上”、“邻近”或“抵靠”另一结构时，其可直接在所述另一结构上或还可存在中介结构。相比之下，当一结构被称为“直接在另一结构上”、“直接邻近”或“直接抵靠”另一结构时，不存在中介结构。术语“直接在……下方”、“直接在……上方”等不指示直接物理接触(除非另有明确陈述)，而是指示直立对准。

结构(例如，层、材料等)可被称为“垂直延伸”以指示结构大体上从下层基底(例如，衬底)向上延伸。垂直延伸结构可基本上相对于基底的上表面正交地延伸，或并非如此。

一些实施例包含一种具有交替的绝缘层级及导电层级的垂直堆叠的集成结构。导电层级具有第一垂直厚度的第一区域，具有大于第一垂直厚度的第二垂直厚度的端子区域，且具有在第一区域与端子区域之间的扩口过渡区域。电荷阻挡材料邻近于端子区域。电荷存储材料邻近于电荷阻挡材料且布置于垂直堆叠的段中。段沿着导电层级且通过间隙彼此垂直间隔开。电介质材料邻近于电荷存储材料。通道材料邻近于电介质材料。

一些实施例包含一种具有交替的绝缘层级及导电层级的垂直堆叠的存储器装置。存储器单元沿着导电层级。导电层级具有包含第一垂直厚度的控制栅极区域，具有包含小于第一垂直厚度的第二垂直厚度的布线区域，且具有在第一垂直厚度与第二垂直厚度之间的渐缩过渡区域。电荷阻挡材料邻近于控制栅极区域。电荷存储材料邻近于电荷阻挡材料。电介质材料邻近于电荷存储材料。通道材料沿着垂直堆叠垂直延伸且邻近于电介质材料。存储器单元包含控制栅极区域，且包含电荷阻挡材料、电荷存储材料、电介质材料及通道材料的区域。

一些实施例包含一种形成集成结构的方法。形成交替的第一层级及第二层级的垂直堆叠。第一层级包括第一材料且第二层级包括第二材料。形成延伸穿过堆叠的开口。使第二层级相对于第一层级凹入。第一层级具有延伸超过凹入第二层级的突出末端。腔沿着凹入第二层级且垂直地介于突出末端之间。形成围绕突出末端且在腔内延伸的第三材料。第三材料使腔变窄。在变窄腔内形成第四材料。移除第三材料的区域以留下沿着第二层级的突出结构。突出结构包括第四材料。突出结构通过中介间隙与突出末端垂直间隔开。形成围绕突出末端且围绕突出结构延伸且延伸到中介间隙中的额外第一材料。将大多数额外第一材料转换为电荷阻挡材料。中介间隙内的额外第一材料的区域是未经转换区域。未经转换区域直接邻近突出末端的表面。电荷阻挡材料垂直延伸穿过堆叠且具有含起伏形貌的边缘，所述边缘界定沿着第一层级的凹穴。在凹穴内形成电荷存储材料。电荷存储材料及电荷阻挡材料一起形成基本上平坦表面。沿着基本上平坦表面形成电介质材料。形成邻近电介质材料的通道材料。移除第一层级及未经转换区域的第一材料以留下空隙。在空隙内形成导电材料。

遵从法规，已用或多或少关于结构及方法论特征特定的语言描述本文中所公开的标的物。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文中所公开的方法包括实例实施例。因此，权利要求书应被给予如字面措词的全范围，且应根据均等论加以适当解释。