具有改进的漏极接近区域的III族氮化物晶体管的制作方法

具有改进的漏极接近区域的iii族氮化物晶体管
1.相关申请的交叉参考
2.本技术要求于2019年12月3日提交的序列号为62/943204的美国临时专利申请的优先权，其公开内容全部并入本文。
发明领域
3.本发明的实施方案涉及晶体管结构以及用于形成这些晶体管结构的方法。
4.发明背景
5.与由硅制成的常规电力装置相比，iii族氮化物(iii-n)半导体具有优异的电子特性，其使得能够制造用于各种应用的现代电力电子器件和结构。硅的有限临界电场和相对高的电阻使得目前可用的商用电力装置、电路和系统在工作频率方面受到限制。另一方面，更高的临界电场和更高的电子密度以及iii-n材料的迁移率允许实现改进的功率晶体管的高电流、高电压、高功率和/或高频性能。这些属性对于先进的运输系统、高效发电和转换系统以及能源输送网络来说是非常理想的。这种系统依赖于有效的功率转换器来修改电压，并且使用能够阻挡大电压和/或承载大电流的功率晶体管。例如，将具有超过500v的阻断电压的功率晶体管用于混合动力车辆中，以使来自电池的dc电力转换为ac电力。功率晶体管的一些其它示例性应用包括电源、汽车电子器件、自动化工厂设备、马达控制、牵引马达驱动、高压直流(hvdc)电子器件、灯镇流器、电信电路以及显示驱动器。
6.常规的iii族氮化物半导体晶体管在栅电极和漏电极之间的接近区域中具有均匀的电子密度。
7.如果有一种在栅电极和漏电极之间具有不均匀的电子密度的晶体管结构，那么这将是有益的。进一步地，如果不均匀的电子密度分布可用于形成电场，那么这将是有利的。


技术实现要素：

8.本发明描述了用于修改iii族氮化物半导体晶体管的栅电极和漏极触点之间的自由电子密度的结构和技术。电子密度降低区域(edr区域)安置在晶体管结构的栅电极和漏极触点之间。在某些实施方案中，使用沟槽来产生edr区域。在其它实施方案中，通过将减少沟道层中自由电子的物质植入到区域来产生edr区域。在另一实施方案中，通过在势垒层上形成盖层来产生edr区域，其中盖层减少了盖层下面沟道中的自由电子。在另一实施方案中，可在edr区域中形成盖层，并且可在edr区域外产生掺杂区域，其中杂质充当电子供体。在一些实施方案中，场板可安置在edr区域上，并且可与edr区域连接或分离。
9.根据一个实施方案，公开了一种用于iii族氮化物(iii-n)半导体装置的半导体结构。该半导体结构包括沟道层；势垒层，其中电子形成在沟道层和势垒层之间的界面处；源极触点和漏极触点，其安置在与势垒层接触的欧姆凹槽中；栅电极，其安置在源极触点和漏极触点之间，其中漏极触点和栅电极之间的区域包括漏极接近区域；以及一个或多个电子密度降低区域，其安置在漏极接近区域中，其中与漏极接近区域的其它部分相比，电子密度降低区域中的电子密度是降低的。在某些实施方案中，每个电子密度降低区域均具有长度
(la)和宽度(wa)，并且以分离距离(wb)与相邻的电子降低区域分离，其中分离距离(wb)随着从栅电极到漏极触点移动而改变。在一些实施方案中，电子密度降低区域包括沟槽，其中沟槽的深度小于、等于或大于势垒层的厚度。在某些实施方案中，电子密度降低区域包括势垒层中的植入区域，其中植入区域的深度小于、等于或大于势垒层的厚度。在一些实施方案中，植入区域被植入氮、氩、氟或镁。在一些实施方案中，电子密度降低区域包括安置在势垒层上的盖层，并且其中盖层并不安置在漏极接近区域的其它部分中的势垒层上，并且盖层包括掺镁iii族氮化物半导体。在某些实施方案中，该半导体结构进一步包括安置在漏极接近区域中的整个势垒层上的盖层，并且其中杂质被引入安置在漏极接近区域的其它部分中的盖层中以形成掺杂区域，并且其中杂质未被引入电子密度降低区域中的盖层中。在一些实施方案中，盖层包括掺镁iii族氮化物半导体，而杂质包括硅、氧或氢。
10.根据另一实施方案，公开了一种用于iii族氮化物(iii-n)半导体装置的半导体结构。该半导体结构包括沟道层；势垒层，其中电子形成在沟道层和势垒层之间的界面处；源极触点和漏极触点，其安置在与势垒层接触的欧姆凹槽中；栅电极，其安置在源极触点和漏极触点之间，其中漏极触点和栅电极之间的区域包括漏极接近区域；一个或多个电子密度降低区域，其安置在漏极接近区域中，其中与漏极接近区域的其它部分相比，电子密度降低区域中的电子密度是降低的，并且其中包括掺镁iii族氮化物半导体的盖层安置在电子密度降低区域中，而并不安置在漏极接近区域的其它部分中；以及场板，其安置在电子密度降低区域的至少一部分的上方，并且其中场板的部分通过电介质层与电子密度降低区域分离。在一些实施方案中，场板的漏极侧边缘比电子密度降低区域的源极侧边缘更靠近漏极触点，其中电子密度降低区域的漏极侧边缘至少与场板的漏极侧边缘一样地靠近漏极触点。在一些实施方案中，电介质层安置在源极触点和漏极触点之间的区域中。在某些实施方案中，半导体结构还包括第二场板，其安置在场板和漏极触点之间。在一些实施方案中，电子密度降低区域在栅电极下方延伸。在一些实施方案中，场板连接到栅电极。在某些实施方案中，电子密度降低区域不在栅电极下方延伸。在某些实施方案中，场板通过电介质层中的开口连接到电子密度降低区域的盖层。
11.根据另一实施方案，公开了一种用于iii族氮化物(iii-n)半导体装置的半导体结构。该半导体结构包括沟道层；势垒层，其中电子形成在沟道层和势垒层之间的界面处；源极触点和漏极触点，其安置在与势垒层接触的欧姆凹槽中；栅电极，其安置在源极触点和漏极触点之间，其中漏极触点和栅电极之间的区域包括漏极接近区域；一个或多个电子密度降低区域，其安置在漏极接近区域中，其中与漏极接近区域的其它部分相比，电子密度降低区域中的电子密度是降低的，并且其中电子密度降低区域不在栅电极下方延伸；以及场板，其安置在电子密度降低区域的至少一部分的上方，并且其中场板通过电介质层与电子密度降低区域分离。在某些实施方案中，电子密度降低区域包括沟槽，其中沟槽的深度小于、等于或大于势垒层的厚度。在一些实施方案中，场板包括突起，其向下延伸到沟道层和势垒层之间界面下方的沟槽中。在某些实施方案中，电子密度降低区域包括势垒层和沟道层中的植入区域，其中植入区域的深度小于、等于或大于势垒层的厚度；其中植入区域被植入氮、氩、氟或镁。
附图说明
12.参考附图以更好地理解本发明，而附图通过引用并入本文，其中：
13.图1a是根据一个实施方案的晶体管结构的俯视图；
14.图1b是图1a的晶体管结构沿着线a-a
′
的电子密度；
15.图1c是图1a的晶体管结构沿着线b-b
′
截取的截面；
16.图2a-2e是根据五个实施方案的晶体管结构的俯视图；
17.图3a是根据另一实施方案的晶体管结构的俯视图；
18.图3b-3e是根据四个不同实施方案的图3a的晶体管结构沿着线a-a
′
的截面；
19.图4a是根据一个实施方案的具有盖层和栅极连接场板的晶体管结构的俯视图；
20.图4b是图4a的晶体管结构沿着线a-a
′
的截面；
21.图4c是图4a的晶体管结构沿着线b-b
′
的截面；
22.图4d是图4a的晶体管结构沿着线c-c
′
的截面；
23.图4e是类似于图4d所示的另一晶体管结构的截面；
24.图4f是类似于图4e所示的另一晶体管结构的截面；
25.图5a是根据一个实施方案的具有盖层和分离场板的晶体管结构的俯视图；
26.图5b是图5a的晶体管结构沿着线a-a
′
的截面；
27.图5c是图5a的晶体管结构沿着线b-b
′
的截面；
28.图5d是图5a的晶体管结构沿着线c-c
′
的截面；
29.图6a是根据一个实施方案的具有盖层和覆盖电子降低区域一部分的场板的晶体管结构的俯视图；
30.图6b是图6a的晶体管结构沿着线a-a
′
的截面，其中edr区域包括沟槽；
31.图6c是图6a的晶体管结构沿着线a-a
′
的截面，其中edr区域包括沟槽，且场板电极安置在沟槽中；
32.图6d是图6a的晶体管结构沿着线a-a
′
的截面，其中电子降低区域是植入区域；以及
33.图7示出了流程图，该流程图示出了用于制作本文所述实施方案的工艺。
具体实施方式
34.本发明的实施方案涉及晶体管结构，其在栅电极和漏电极之间具有不均匀的电子密度。本文所述的半导体结构可由化合物半导体材料形成，例如iii-v半导体材料，尤其是iii族氮化物(iii-n)半导体材料。
35.图1a示出了晶体管结构1的俯视图，晶体管结构1包括源极触点100、栅电极110和漏极触点120。源极接近区域105安置在源极触点100和栅电极110之间。另外地，漏极接近区域115安置在栅电极110和漏极触点120之间。源极触点100也可以是电极。类似地，漏极触点120也可以是电极。这些电极可由选自以下的材料制成：钛、铝、氮化钛、钨、氮化钨、镍、金、铜、铂、钼和任何其它合适的导电材料或导电材料组合。源极触点100和漏极触点120与势垒层50b形成欧姆触点(参见图1c)。
36.如图1a所示，示出了一个或多个电子密度降低区域或edr区域150。这些区域中的每一个也可称为区域-a。这些edr区域150的长度为la，宽度为wa，分离距离为wb。在本发明
中，长度定义为从源极触点100到漏极触点120的方向。宽度是垂直于长度的方向。进一步地，edr区域150位于栅电极110和漏极接近区域115中的漏极触点120之间。
37.与edr区域150外的漏极接近区域115中的区域相比，这些edr区域150的存在用于降低这些区域中的自由电子密度，如图1b所示。edr区域150中的自由电子密度可以低至零。具体地，在图1b所示的截面中，与edr区域150相对应的漏极接近区域115的部分中的电子密度小于漏极接近区域115的其它部分。
38.进一步地，虽然图1b示出每个edr区域150所实现的电子密度的降低是相同的，但应当理解的是，每个edr区域150可以独立于其它edr区域150以任何量来降低电子密度。
39.图1c示出了iii族氮化物半导体晶体管结构1沿着切割线b-b
′
的截面。晶体管结构1包括衬底10，其可由si、sic、蓝宝石、iii族氮化物半导体或任何其它合适的材料制成。
40.在一些实施方案中，半导体晶体管结构1可包括形成在衬底10上的成核层20。成核层20可包括aln。
41.缓冲层30形成在成核层20上方。缓冲层30的厚度可以在0.5nm到几微米之间。沟道层40形成在缓冲层30上方。缓冲层30和沟道层40包含iii氮化物半导体，所述iii族氮化物半导体包括gan、algan、ingan、inaln、inalgan和aln。自由电子41存在于沟道层40中，以在漏极触点120和源极触点100之间传导电流。沟道层40可包括诸如gan层的单层或多层。在一个示例中，沟道层40包括背势垒结构，例如gan层在algan层上方(gan/algan)或者gan层在ingan层和另一gan层上方(gan/ingan/gan)。在另一示例中，沟道层40具有通过重复algan/gan或aln/gan的双层结构而形成的超晶格结构。沟道层40的厚度可以是5nm，尽管也可以使用其它厚度。缓冲层30的厚度可以在0到几微米之间，尽管其它厚度也在本发明的范围内。
42.顶层50形成在沟道层40上方。顶层50包括势垒层50b，势垒层50b由选自algan、inaln、aln或inalgan的iii族氮化物半导体制成。势垒层50b形成在沟道层40上。顶层50还可以任选地具有由包括gan、algan、ingan、inalgan的iii族氮化物半导体制成的盖层50a。当存在时，盖层50a形成在势垒层50b上。势垒层50b和盖层50a可以是未掺杂的、掺杂硅或掺杂镁或其它杂质的。
43.在晶体管结构1的一个实施方案中，顶层50包括安置在algan势垒层50b上的gan盖层50a。algan势垒层50b形成在包含gan的沟道层40上方。自由电子41形成在algan势垒层50b和gan沟道层40之间的界面处。具体地，电子41在沟道层40和势垒层50b之间的界面处形成为二维电子气(2deg)。
44.图1c中所示的iii族氮化物半导体晶体管1可以是在没有任何施加栅极电压的情况下在栅电极110下面具有自由电子41的常开晶体管，或者是在没有任何施加栅极电压的情况下在栅电极110下面具有自由电子41的常关晶体管。常关晶体管可以在栅电极110下面的顶层50中或在栅电极110下面掺镁iii族氮化物层中具有凹槽区域。
45.栅电极110形成在顶层50上方。在栅电极110和顶层50之间可以存在电介质层。电介质层可选自以下材料：sio2、si
x
ny、sio
x
ny、al2o3、hfo2和任何其它合适的电介质材料。在一个示例中，栅电极110可以与顶层50电接触，从而直接形成肖特基触点(schottky contact)或欧姆触点(ohmic contact)。
46.源极触点100和漏极触点120也可以安置在顶层50上或顶层50中。在某些实施方案中，顶层50在栅电极110、源极触点100和漏极触点120下方可以更薄。在一些实施方案中，源
极触点100和漏极触点120可以直接位于沟道层40上。
47.iii族氮化物半导体晶体管结构可以由镓面或氮面iii族氮化物半导体形成。
48.edr区域150形成在栅电极110和漏极触点120之间。栅电极110可以与edr区域150的一部分重叠，与edr区域150的边缘齐平，或者与edr区域150分离。
49.每个edr区域150之间的分离距离wb可以随着从栅电极110到漏极触点120的移动而改变。图2a-2d示出了半导体晶体管结构的四个实施方案的俯视图，其中相邻edr区域150之间的分离距离从栅电极110向漏极触点120改变。在某些实施方案中，相邻edr区域150之间的分离距离从栅电极110向漏极触点120增加。edr区域150的形状及其在栅电极110和漏极触点120之间的布置可以如图2a-2e所示发生变化。由此，平均自由电子密度可以从栅电极110向漏极触点120变化。
50.edr区域150的长度可以从栅电极110向漏极触点120改变。在某些实施方案中，edr区域150的长度从栅电极110向漏极触点120增加。在某些实施方案中，edr区域150的形状可以是圆形或椭圆形的，如图2e所示。在不规则多边形的情况下，如图2b-2e所示，每个edr区域150仍然可以具有长度la、宽度wa和分离距离wb。图2e中edr区域150的密度可以是均匀的，或者是从栅电极110向漏极触点120发生改变的。
51.edr区域150的宽度wa在10nm到超过1μm的范围内。相邻edr区域150之间的间距wb在10nm到超过1μm的范围内。比率wb/(wa+wb)在5％到95％的范围内。edr区域150的长度la在10nm到超过1μm的范围内。edr区域150的边缘可以或可以不与iii族氮化物结晶面对齐。
52.图3a示出了具有多个edr区域150的晶体管结构1的俯视图。图3b-3e示出了晶体管结构1通过切割线a-a
′
的四个不同的截面视图。这些截面中的每一个示出了edr区域150的不同示例。
53.在图3b中，edr区域150是通过将沟槽200蚀刻到势垒层50b并且任选地蚀刻到沟道层40中来形成的。沟槽200移除沟道层40中的自由电子。这是因为电子在势垒层50b和沟道层40之间的界面处行进。通过蚀刻势垒层50b，减小了用于传输电子的区域。在一些实施方案中，可蚀刻沟槽200以移除edr区域150中势垒层50b的整个厚度。以这种方式，消除了edr区域150中的势垒层50b和沟道层40之间的界面。在某些实施方案中，沟槽200延伸到沟道层40。在其它实施方案中，沟槽200并不延伸穿过整个势垒层50b。因此，沟槽200的深度可以小于、等于或大于势垒层50b的厚度。沟槽200可以填充电介质材料，例如sin
x
、sio2、sion、al2o3、zro2、hfo2等。可以使用任何蚀刻工艺产生沟槽200。
54.在图3c中，edr区域150通过离子植入形成，离子植入降低或消除了植入区域中沟道层40中的自由电子41。用于离子植入的物质可选自氮、氩、氟、镁或任何其它合适的元素。在某些实施方案中，可对植入的能量进行选择，以使植入区域210延伸穿过势垒层50b的整个厚度。在某些实施方案中，植入能量足以使植入区域210延伸到沟道层40中。在其它实施方案中，植入深度可以小于势垒层50b的厚度。可对剂量进行选择，以消除或减少沟道层40和势垒层50b之间的界面附近的自由电子41。
55.在图3d中，edr区域150是通过在势垒层50b上安置盖层50a来形成的，其中盖层50a减少或耗尽盖层50a下面的沟道层40中的自由电子41。漏极接近区域115的其它区域可以不具有盖层50a。换句话说，盖层50a仅限于edr区域150。因此，自由电子41存在于缺少盖层50a的沟道层40中。盖层50a可包括掺镁iii族氮化物半导体，例如掺镁的gan、algan、inn或
ingan。盖层50a可以具有从5nm到超过200nm的厚度。
56.在图3e中，类似于图3d，通过在势垒层50b上方具有盖层50a来实现edr区域150的沟道层40中的自由电子密度的降低或自由电子41的耗尽。然而，将edr区域150外的区域替换为掺杂区域220。通过将硅、氧、氢或任何其它合适的杂质引入盖层50a中或引入edr区域150外的沟道层40中来形成掺杂区域220，以在edr区域150外的沟道层40中产生自由电子。掺杂区域220也可通过外延再生长(epi-regrowth)形成。掺杂区域220的深度可以等于、小于或大于盖层50a的厚度。可以使用离子植入、外延再生长或其它合适的方法引入杂质。由此，自由电子41形成于掺杂区域220下方或掺杂区域220中的沟道层中，其中杂质产生电子供体。
57.因此，可以通过蚀刻、植入、外延再生长，并使用盖层或将盖层与掺杂区域结合使用来产生edr区域150。
58.上述实施方案的组合还可能修改沟道层40中的自由电子密度。
59.在描述了产生edr区域150的各种方法之后，将讨论几个具体示例。
60.示例1：
61.图4a-4d示出了一个实施方案。本实施方案利用了图3d中所示的edr区域150。
62.在图4a中示出了晶体管结构的俯视图。在本实施方案中，栅极连接场板170安置在栅电极110的顶部，并延伸到漏极接近区域115中。栅极连接场板170可以是电极，并且由与栅电极110相同的材料构成。在本实施方案中，使用栅电极110和漏极触点120之间的漏极接近区域115中的盖层50a的条带来形成edr区域150。当然，也可以使用其它形状。
63.如图4b所示，盖层50a耗尽安置在盖层50a下面的沟道层40中的电子。然而，在相邻的edr区域150之间，以在沟道层40和势垒层50b之间的界面处的二维电子气(2deg)的形式在沟道中形成自由电子41。在本实施方案中，edr区域150从栅电极110下面向漏极触点120延伸。
64.图4c所示的晶体管结构是常关晶体管，其中栅电极110下方的盖层50a耗尽2deg。然而，可以通过移除栅电极110下方的盖层50a的至少一部分来形成常开晶体管，例如在沿着b-b
′
切割线的edr区域150之间的区域中。在常开晶体管的另一实施方案中，盖层50a完全不存在于栅电极110下方。
65.图4d示出了沿着图4a的c-c
′
切割线的截面。二维电子气在盖层50a下耗尽。栅电极110与源极侧附近的盖层50a接触。栅极连接场板170形成在电介质层180上方，其中电介质层180覆盖盖层50a，如图4d所示。应当注意的是，在某些实施方案中，电介质层180从源极触点100延伸到漏极触点120。电介质层180选自以下材料：sio2、si
x
ny、al2o3、sio
x
ny或任何其它合适的电介质材料及其组合。如图4c-4d所示，栅电极110通过电介质层180中的开口与盖层50a电接触。栅极连接场板170电连接到栅电极110。如图4d所示，栅极连接场板170的漏极侧边缘并不延伸超出edr区域150的漏极侧边缘。换句话说，edr区域150的漏极侧边缘比场板170的漏极侧边缘更靠近漏极触点120。在某些实施方案中，栅极连接场板170的漏极侧边缘至少与edr区域150的源极侧边缘一样靠近漏极触点120。然而，也可能具有延伸到edr区域150的漏极侧边缘上方的第二场板(未示出)，其中第二场板安置在比栅极连接场板170更厚的电介质层上。
66.图4e示出晶体管结构的另一实施方案。这类似于图4d，即沿着图4a的c-c
′
切割线
的截面，而不同之处在于edr区域150中的盖层50a和与栅电极110接触的盖层50a分离。在某些实施方案中，栅极连接场板170的漏极侧边缘比edr区域150的源极侧边缘更靠近漏极触点120。以这种方式，场板170部分地与edr区域150重叠。如图4e所示，栅极连接场板170的漏极侧边缘并不延伸超过edr区域150的漏极侧边缘。换句话说，edr区域150的漏极侧边缘比场板170的漏极侧边缘更靠近漏极触点120。然而，也可能具有延伸到edr区域150的漏极侧边缘上方的第二场板(未示出)，其中第二场板安置在比栅极连接场板170更厚的电介质层上。
67.图4f示出了晶体管结构的另一实施方案。这类似于图4e，即沿着图4a的c-c
′
切割线的截面，而不同之处在于存在多个场板。另外地，图4f示出了在长度方向上安置的多个edr区域150a、150b，其中edr区域150a比edr区域150b更靠近栅电极110。
68.在该图中，场板170和第二场板172可连接在一起并连接到源极触点100，以形成源极连接场板。可替换地，场板170可连接到栅电极110，而第二场板172也可连接到栅电极110或源极触点100。场板170可与栅电极110重叠或不重叠。第二场板172可与场板170重叠或不重叠。edr区域150a、150b由隔离的盖层50a形成。场板170与edr区域150a重叠，而第二场板172与edr区域150b重叠。场板170的漏极侧边缘位于edr区域150a的源极边缘和漏极边缘之间，第二场板172的漏极侧边缘位于edr区域150b的源极边缘和漏极边缘之间。第二场板172的下方具有比场板170更厚的电介质层183。电介质层180和较厚的电介质层183可以由相同的电介质材料或不同的电介质材料制成。
69.图4f的edr区域150a和150b的俯视图可以具有图2a-2e所示的形状和布置。在另一实施方案中，在edr区域150b和漏极触点120之间可存在额外的edr区域，并且额外的场板可位于额外的edr区域上方，以覆盖至少一部分额外的edr区域。
70.图4a-4f中的晶体管由iii族氮化物半导体制成。盖层50a可由厚度范围在2nm到超过300nm之间的掺镁gan、algan或ingan半导体形成。势垒层50b由包括algan、aln、inaln、gan、ingan或inalgan的iii族氮化物半导体制成。在一个示例中，势垒层50b具有由algan制成的子层，而子层具有在1nm到20nm之间的厚度以及在5％到100％之间的铝成分。在另一示例中，势垒层50b具有一些子层，例如在aln层上方的algan层，或在algan层上方的aln层。沟道层40由以下材料制成：gan、ingan、algan或形成多层结构(例如超晶格结构或背势垒结构)的材料的组合。与沟道层40直接接触的势垒层50b的带隙大于与势垒层50b直接接触的沟道层40的带隙。缓冲层30和成核层20由iii族氮化物半导体制成。衬底10由si、sic、蓝宝石或任何其它合适的材料制成。
71.栅电极110、源极触点100和漏极触点120由选自以下的材料制成：ni、au、ti、al、tin、w、wn、pt、cu、mo和任何其它合适的材料及其组合。源极触点100和漏极触点120可以形成在触点下方的势垒层50b中的凹槽区域中。在一些示例中，在栅电极110下方存在栅极电介质材料，该栅极电介质材料将栅电极110的至少一部分与盖层50a隔离。
72.示例2：
73.图5a-5d示出了另一实施方案。该实施方案类似于图4a-4d所示的实施方案，而不同之处在于edr区域150与栅电极110分离。在edr区域150上形成分离的场板170。如图5b所示，场板170通过电介质层180中的开口181与edr区域150电接触。换句话说，导电材料填充开口181，使得场板170与edr区域150电接触。就像图4a-4d，edr区域150由盖层50a以条带形
式形成在栅电极110和漏极触点120之间的漏极接近区域115中。当然，edr区域150可以是一种不同的形状。电介质层180覆盖盖层50a和势垒层50b。栅电极110通过电介质层180中的开口与盖层50a接触。具体地，因为电介质层180具有容纳栅电极110的开口，栅电极110位于盖层50a上。在另一实施方案中，可能不存在开口181，使得场板170不与edr区域150中的盖层50a电接触。
74.图5a-5d所示的晶体管为常关晶体管，其具有位于栅电极110下方的盖层50a。也可以通过从栅电极110下方移除盖层50a来形成常开晶体管。场板170在更靠近栅极侧的位置与edr区域150电接触。如图5a和5d所示，场板170的漏极侧边缘不超出edr区域150的漏极侧边缘。在一些示例中，可能具有延伸超出edr区域150的漏极侧边缘的第二场板(未示出)，并且在第二场板下方具有比场板170更厚的电介质层。场板170可连接到栅电极110或源极触点100。在一个示例中，在栅电极110下方存在栅极电介质材料，该栅极电介质材料将栅电极110的至少一部分与盖层50a隔离。
75.势垒层50b、沟道层40、缓冲层30、成核层20和衬底10可如示例1所述来形成。
76.示例3：
77.图6a-6d示出了三个其它实施方案。图6a中示出了所有这些实施方案的俯视图。类似于图5a，场板170安置在漏极接近区域115中，与栅电极110分离。场板170覆盖edr区域150的至少一部分。edr区域150的漏极侧边缘在场板170的漏极侧边缘之外。换句话说，edr区域150的漏极侧边缘比场板170的漏极侧边缘更靠近漏极触点120。图6b-6d示出了沿着切割线a-a
′
截取的三个不同截面。
78.在图6b中，通过在势垒层50b中产生沟槽200并且该沟槽可选地进入沟道层40中而形成edr区域150，从而减少或移除edr区域150中沟道层40中的二维电子气。因此，自由电子41可仅存在于漏极接近区域115中不是edr区域150的部分中。电介质层180沉积在沟槽200中和势垒层50b上方。edr区域150与图3b中所述的实施方案类似。
79.场板170形成在电介质层180上方。在电介质材料沉积到沟槽200中之后，可以平坦化沟槽200。场板170覆盖edr区域150的至少一部分，并通过电介质层180与势垒层50b分离。场板170可以连接到源极触点100或栅电极110。
80.图6c示出了另一实施方案，其中edr区域150包括沟槽200。在图6c中，通过在势垒层50b中产生沟槽200并且该沟槽进入沟道层40中而形成edr区域150，从而移除edr区域150中沟道层40中的二维电子气。因此，自由电子41可仅存在于漏极接近区域中不是edr区域150的部分中。进一步地，沟槽200的深度在势垒层50b和沟道层40之间的界面下方延伸。场板170还包括延伸到沟槽200中的突起171。沟槽200可由沟槽电介质材料182填充。沟槽电介质材料182可将势垒层50b和沟道层40与场板170的突起171隔离。如图6c所示，突起171的底部在安置有自由电子41的势垒层50b和沟道层40的界面下方延伸。沟槽电介质材料182可以是与电介质层180相同的材料，或者可以是一种不同的材料。
81.进一步地，电介质层180安置在势垒层50b的顶部，并将势垒层50b与场板170分离。电介质层180可以比沟槽电介质材料182的厚度更厚。在其它实施方案中，电介质层180的厚度可以小于或等于沟槽电介质材料182的厚度。
82.图6d示出了另一实施方案，其中通过如图3c所述的离子植入来形成edr区域150。用于离子植入的物质可选自氮、氩、氟、镁或任何其它合适的元素。可对植入的能量进行选
择，以使植入区域210延伸穿过势垒层50b的整个厚度并进入沟道层40。这样做是为了消除载体。可替换地，可对植入的能量进行选择，以使植入区域210延伸穿过势垒层50b全部或仅部分的厚度。植入区域210产生减少edr区150中自由电子41的受体或陷阱。电介质层180覆盖势垒层50b和植入区域210。进一步地，在电介质层180上方形成场板170。场板170可以连接到源极触点100或栅电极110。
83.如图6a-6d所示的晶体管可以是常开晶体管或常关晶体管。栅电极下方可有栅极电介质。为了形成常关晶体管，可在栅电极110下方安置掺镁iii族氮化物半导体层，或者可在栅电极110下方在势垒层50b中形成栅极凹槽。
84.势垒层50b由包括algan、aln、inaln、ingan、gan或inalgan的iii族氮化物半导体制成。直接接触沟道层40的势垒层50b的iii族氮化物半导体具有比直接接触势垒层50b的沟道层40的iii族氮化物半导体更宽的带隙。
85.图7中示出了制造本文所述晶体管结构的示例。首先，如框700所示，提供晶圆。晶圆包括衬底10、在衬底顶部的成核层20和安置在成核层20上的缓冲层30。沟道层40安置在缓冲层30中，并且势垒层50b安置在沟道层中。
86.接下来，如框710所示，在晶圆中形成edr区域150。如上所述，这可以通过多种方式实现。
87.如图3b所示，可以通过蚀刻势垒层50b的部分来产生沟槽200，从而形成edr区域150。在某些实施方案中，沟槽200的深度可大于势垒层50b的厚度。在其它实施方案中，沟槽200的深度可等于或小于势垒层50b的厚度。
88.如图3c所示，可以通过将物质植入势垒层50b来产生植入区域210，从而形成edr区域150。这些植入区域210可延伸穿过势垒层50b并进入沟道层40。
89.如图3d所示，可以通过在势垒层50b上沉积盖层50a，从而形成edr区域150。然后蚀刻盖层50a中不属于edr区域150的部分。盖层50a的剩余部分形成edr区域150。
90.如图3e所示，可以通过在势垒层50b上沉积盖层50a，从而形成edr区域150。然后掺杂盖层50a中不属于edr区域150的部分，以成为掺杂区域220。
91.在形成edr区域150之后，然后在edr区域150上沉积电介质层180，如框720所示。电介质层180可以沉积在整个势垒层50b(或盖层50a，如果存在的话)上。因此，电介质层180涂覆源极接近区域105和漏极接近区域115中的势垒层50b。电介质层180还填充或部分填充沟槽(如果存在的话)。
92.然后将开口蚀刻到电介质层180中，如框730所示。这些开口位于栅电极110、源极触点100和漏极触点120所需的位置。这些开口可包括电介质层180中的欧姆凹槽以及到达或进入栅极区域两侧的势垒层50b中的欧姆凹槽。这些开口还包括安置在电介质层180中的栅极凹槽区域。
93.如方框740所示，源极触点100和漏极触点120形成在这些欧姆凹槽中。
94.接下来，如框750所示，栅电极110形成在源极触点100和漏极触点120之间。
95.形成栅电极110、源极触点100和漏极触点120的顺序可以改变。例如，栅电极110可以在电介质层180沉积之前形成。源极触点100和漏极触点120可以在形成栅电极110之后形成。
96.最后，如框760所示，形成场板170并且场板170覆盖edr区域150的至少一部分。
97.图7中未示出的额外工艺步骤包括沉积额外的电介质层，以及形成额外的场板、通孔和内连接。
98.本技术中上述实施方案可具有许多优点。edr区域150能够局部控制漏极接近区域115中的电荷密度，并提供对该漏极接近区域115中电场的控制。这种控制至少在两方面是有益的。首先，这允许控制漏极接近区域中的俘获和动态导通电阻。其次，在某些位置电场的降低可提高击穿电压。
99.本发明的范围不受本文所述具体实施方案的限制。实际上，除了本文所述那些实施方案之外，本领域技术人员根据以上描述和附图显而易见地得出本发明的其它各种实施方案和修改。因此，这样的其它实施方案和修改旨在落入本发明的范围之内。此外，尽管已经在本文中针对特定目的在特定环境中的特定实施方式描述了本发明，但本领域技术人员将认识到其用途不限于此，并且可在多种环境中出于多种目的而有益地实现本发明。因此，应根据本文所述本发明的全部广度和精神来阐述以下权利要求。