半导体器件及其制造方法与流程

1.本技术的实施例涉及半导体器件及其制造方法。


背景技术：

2.闪存嵌入在高级逻辑cmos(互补金属氧化物半导体)器件中，用于智能卡、移动设备和汽车应用。随着半导体行业为追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，从光刻操作的角度来看，在控制底层的平整度方面存在挑战。特别地，在具有闪存的cmos器件中，化学机械抛光操作在平坦化下层方面起着重要作用。


技术实现要素：

3.在一些实施例中，一种半导体器件，包括：在衬底的存储单元区域中形成的非易失性存储单元；在所述衬底的第一电路区域中形成的第一电路；以及设置在所述存储单元区域和所述第一电路区域之间的隔离绝缘层，其中，所述隔离绝缘层的上表面包括具有不同竖直高度的至少三个水平表面。
4.在一些实施例中，至少三个水平表面包括顶表面、低于所述顶表面的第一中间表面和低于所述第一中间表面的底表面，所述顶表面比所述第一中间表面和所述底表面更靠近所述第一电路区域，并且所述底表面比所述第一中间表面和所述底表面更靠近所述存储单元区域。在一些实施例中，隔离绝缘层的所述上表面还包括第一台阶和第一斜面。在一些实施例中，第一台阶连接所述顶表面和所述第一中间表面，并且所述第一斜面连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶，并且所述第一斜面连接所述顶表面和所述第一台阶，所述第一台阶连接所述第一斜面和所述第一中间表面，并且所述第二台阶连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶和低于所述第一中间表面且高于所述底表面的第二中间表面，并且所述第一台阶连接所述顶表面和所述第一中间表面，所述第二台阶连接所述第一中间表面和所述第二中间表面，并且所述第一斜面连接所述第二中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶和第二斜面，并且所述第一斜面连接所述顶表面和所述第一台阶，所述第一台阶连接所述第一斜面和所述第二斜面，所述第二斜面连接所述第一台阶和所述第一中间表面，并且所述第二台阶连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层至少部分地嵌入在所述衬底中，并且所述隔离绝缘层的与所述衬底接触的底表面的拓扑不同于所述隔离绝缘层的所述上表面的拓扑。在一些实施例中，隔离绝缘层的与所述衬底接触的底表面具有通过斜面连接的两个水平部分。
5.在一些实施例中，一种半导体器件，包括：在衬底的存储单元区域中形成的非易失性存储单元；在所述衬底的第一电路区域中形成的第一电路；以及设置在所述存储单元区域和所述第一电路区域之间的隔离绝缘层，其中，所述隔离绝缘层的上表面包括第一台阶和第一斜面，并且所述第一台阶和所述第一斜面被一个或多个介电层覆盖，所述介电层具
有与设置在所述非易失性存储单元的浮置栅极和控制栅极之间的一个或多个介电层相同的结构。在一些实施例中，一个或多个介电层包括设置在两个氧化硅层之间的氮化硅层。在一些实施例中，第一台阶和所述第一斜面还被设置在所述一个或多个介电层上的多晶硅层覆盖。在一些实施例中，第一台阶位于比所述第一斜面更低的水平面上。在一些实施例中，第一台阶位于比所述第一斜面更高的水平面上。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶，并且所述第二台阶未被所述一个或多个介电层覆盖。在一些实施例中，第一电路区域中的所述衬底的器件形成表面位于比所述存储单元区域中的所述衬底的器件形成表面更高的水平面上。
6.在一些实施例中，一种制造半导体器件的方法，包括：在存储单元区域和电路区域之间的过渡区域处的衬底的上表面上形成初始台阶；在所述过渡区域上形成隔离绝缘层，所述隔离绝缘层包括上表面，所述上表面具有设置在顶部和底部之间的斜面；在衬底上方形成多晶硅层；减小所述多晶硅层的厚度；在所述过渡区域的部分上方和所述电路区域上方形成掩模层；执行回蚀刻操作以进一步减小所述多晶硅层的所述厚度；执行等离子体清洁操作；执行湿蚀刻处理以部分地蚀刻所述过渡区域中的所述隔离绝缘层；以及在所述湿蚀刻处理之后，去除所述掩模层。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个实施例。需强调的是，根据工业中的标准做法，各个部件未按比例绘制，并且仅用于说明目的。实际上，为论述清楚，各部件的尺寸可任意放大或缩小。
8.图1示出了根据本发明实施例的半导体器件的截面图，该半导体器件包括非易失性存储器(nvm)区域和各种工作电压的电路区域。
9.图2、图3、图4、图5、图6、图7、图8、图9、图10和图11示出了根据本发明的实施例的用于制造包括nvm区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
10.图12a、图12b和图12c示出了根据本发明的实施例的用于制造包括nvm区域和电路区域的半导体器件的顺序工艺的各个阶段之一的截面图。
11.图13a、图13b、图13c、图13d和图13e示出了根据本发明的另一实施例的用于制造包括nvm区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
12.图14a、图14b、图14c、图14d和图14e示出了根据本发明的另一实施例的用于制造包括nvm区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
13.图15a和15b示出了根据本发明的另一实施例的用于制造包括nvm区域和电路区域的半导体器件的顺序工艺的各个阶段之一的截面图。
14.图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29、图30、图31、图32、图33、图34、图35、图36、图37、图38和图39示出了根据本发明实施例的用于制造包括nvm区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
15.图40、图41、图42、图43、图44、图45、图46、图47、图48、图49、图50、图51、图52、图53、图54、图55和图56示出了本发明实施例的用于制造包括nvm区域和电路区域的半导体器件的顺序工艺的各个阶段的截面图。
具体实施方式
16.可以理解，以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或示例。下面描述了组件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。
17.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包含除了附图所示的方向之外的使用或操作中的器件的不同方向。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意指“包含”或“由...组成”。在本发明中，除非另有说明，否则短语“a、b和c中的一个”是指“a、b和/或c”(a、b、c、a和b、a和c、b和c或a、b和/或c)，并且不意指来自a的一个元素、来自b的一个元素和来自c的一个元素。
18.在本发明中，半导体器件包括用于闪存和外围逻辑电路(例如，驱动器、解码器、i/o电路和/或逻辑电路)的非易失性存储器(nvm)单元。在一些实施例中，nvm单元需要堆叠结构，其中堆叠多个层，例如多晶硅层，而外围电路包括高度小于nvm单元的场效应晶体管(fet)。由于结构差异，例如当在nvm单元和外围电路上方形成用于栅极结构的导电材料层和/或层间电介质(ild)层时，在nvm单元区域和外围电路区域之间的ild层中存在高度差。这种高度差可能影响导电材料层和/或ild层上的平坦化工艺的性能，例如cmp工艺和回蚀刻工艺。
19.在本发明中，在制造nvm单元和外围设备之前，蚀刻nvm单元区域中的衬底，以在nvm单元区域和外围逻辑电路区域之间形成“台阶”。此外，在本发明中，采用额外的清洁操作来去除在回蚀刻工艺中产生的残留聚合物。
20.图1示出了根据本发明实施例的包括nvm区域和逻辑电路区域的半导体器件的截面图。
21.如图1所示，该半导体器件包括设置在衬底sub上方的nvm区域mc和逻辑电路区域lc。每个区域都由隔离绝缘层sti(例如浅沟槽隔离(sti))与相邻区域隔离。逻辑电路区域包括多个cmos晶体管。在一些实施例中，逻辑电路区域lc包括包含一个或多个fetfet
‑
2的高压晶体管区域hv和包含一个或多个fetfet
‑
1的标准电压晶体管区域sv。尽管图1示出了在区域hv和区域sc中的每个区域中的一个栅极(fet)，但是在一些实施例中，fet的数量多于一个。
22.在nvm区域mc中，设置多个nvm单元。nvm单元的列表如图1所示，但是在nvm区域mc中可以包括两个以上的nvm单元。nvm单元包括浮动栅极fg、控制栅极cg、选择栅极sg和擦除栅极eg。还设置一个或多个穿过一个或多个层间介电层的接触件。一个或多个层间介电层ild
‑
1和层间介电层ild
‑
2设置在nvm单元和fet上方。接触塞cp连接下部导电区域(例如，源极/漏极区、栅电极等)和一个绞(wring)cw。
23.如图1所示，nvm区域mc中的衬底sub的上表面比逻辑电路区域lc的上表面低距离h。
24.nvm区域mc的上表面(存储单元形成表面)被定义为浮置栅极fg下与衬底直接接触的介电层和nvm区域mc中的衬底之间的界面，逻辑电路区域的上表面(器件形成表面)被定义为与衬底直接接触的栅极介电层和衬底之间的界面(沟道的上表面)。在本发明中，“上”和“下”用于定义沿z方向(衬底的法线方向)的相对位置，“上”水平面比“下”水平面离衬底更远。换句话说，“下”水平面比“上”水平面更靠近衬底的背面。在本发明中，“伪”通常指随后被去除或被另一种材料替代的层，或者不作为有源电路的部分的层。然而，即使没有提到“伪”，一些层也可以随后用另一层/另一种材料代替。
25.在一些实施例中，氢在约10nm至约150nm的范围内，在其他实施例中，氢在约20nm至约75nm的范围内。
26.如图1所示，过渡区tr设置在nvm单元区mc和逻辑电路区lc之间，并且包括隔离绝缘层sti。在一些实施例中，过渡区域在平面图中围绕nvm单元区域mc。在一些实施例中，过渡区域tr中的隔离绝缘层sti在nvm区域mc的一侧具有多个台阶(例如，两个台阶)，如图1所示。在一些实施例中，过渡区tr中的隔离绝缘层sti具有一个台阶，如图1所示。
27.此外，在一些实施例中，伪控制栅极dcg和伪栅极dg设置在过渡区域tr中的隔离绝缘层sti上方。
28.在一些实施例中，隔离绝缘层的上表面包括一个或多个第一台阶和一个或多个第一斜面，它们被与设置在nvm单元的浮置栅极和控制栅极之间的ono膜相同的ono膜覆盖。此外，如图1所示，第一台阶和第一斜面还被设置在ono层上的多晶硅层覆盖。在一些实施例中，隔离绝缘层sti的上表面还包括一个或多个第二台阶，其没有被一个或多个介电层覆盖。
29.图2
‑
图39示出了根据本发明的实施例的包括nvm区域和逻辑电路区域的半导体器件的顺序制造工艺的各个阶段的截面图。应当理解，对于该方法的其他实施例，可以在图2
‑
图39所示的过程之前、之中和之后提供其他操作，并且可以替换或省略下面描述的一些操作。操作的顺序可以改变。
30.如图2所示，在衬底10的上表面形成台阶。在一些实施例中，衬底10是硅晶圆。在其他实施例中，衬底10包括sige、sic或iii
‑
v族半导体。
31.在一些实施例中，该台阶通过局部氧化和去除形成。在一些实施例中，氧化硅层形成在衬底上方，氮化硅层形成在氧化硅层上。通过使用光蚀刻操作来图案化氮化硅层，然后，通过使用湿氧化来热氧化nvm单元区域mc，从而形成氧化物层(所谓的“locos”)。通过湿蚀刻去除氧化层，然后去除氮化硅层和氧化硅层，从而形成台阶。该台阶可以通过一个或多个蚀刻操作来形成。在一些实施例中，通过等离子体干法蚀刻选择性地蚀刻nvm区域中的衬底。在一些实施例中，台阶高度d1在约10nm至约150nm的范围内。
32.在形成“台阶”之后，形成隔离绝缘层(sti)。为了形成隔离绝缘层，在衬底10上方形成包括氧化硅层12和氮化硅层14的掩模层，如图3所示。在一些实施例中，在氮化硅层14上执行回蚀刻操作。
33.然后，通过一个或多个光刻和蚀刻操作来图案化掩模层。然后，通过将图案化的掩模层用作蚀刻掩模，对衬底10进行沟槽蚀刻以形成沟槽，如图4所示。在一些实施例中，沟槽
的深度在约100nm至约1μm的范围内。在一些实施例中，如图4所示，nvm单元区域mc包括沟槽15a，逻辑电路区域lc包括沟槽15b，过渡区域tr包括沟槽15c。
34.用绝缘(介电)材料填充沟槽，然后，执行诸如cmp或回蚀刻工艺的平坦化操作，以去除绝缘材料层的上部，从而形成隔离层20a、隔离层20b和隔离层20c，如图5所示。在一些实施例中，氮化硅层14用作cmp停止层，因此cmp操作基本上在氮化硅层14上停止。在cmp操作之后，过渡区域tr中的隔离绝缘层20c具有台阶。在一些实施例中，台阶高度d2在约5nm至约150nm的范围内。在一些实施例中，台阶高度d2小于d1。
35.在cmp操作之后，去除nvm单元区域mc中的氮化硅层14，如图6所示。在一些实施例中，进行使用h3po4的湿蚀刻操作。在一些实施例中，保留氧化硅层12，而在其他实施例中，去除氧化硅层12，然后在nvm单元区域mc中形成新的氧化硅层(或任何合适的硅介电层)。在一些实施例中，介电层(氧化硅层)12的厚度在约1nm至约50nm的范围内。
36.在以下描述中，相同的参考数字12用于表示剩余的氧化硅层和新形成的电介质(氧化硅)层(作为第一介电层)。
37.然后，如图7所示，在第一介电层12、过渡区tr中的隔离绝缘层20c和逻辑电路区lc中的氮化硅层14上方形成用于浮置栅极的第一多晶硅层30。在一些实施例中，第一多晶硅层30可以通过cvd形成。在一些实施例中，沉积的第一多晶硅层30的厚度在约10nm至约300nm的范围内。
38.然后，如图8所示，通过诸如cmp工艺的平坦化操作来减小第一多晶硅层30的厚度。在一些实施例中，逻辑电路区域lc中的氮化硅层14和隔离绝缘层20a和隔离绝缘层20c用作cmp停止层，因此cmp操作基本上在氮化硅层14和隔离绝缘层20a和隔离绝缘层20c上停止。在一些实施例中，避免了cmp操作的过度蚀刻，以防止损坏逻辑电路区域lc。
39.在cmp操作之后，通过回蚀刻操作进一步减小nvm单元区域mc中的第一多晶硅层30的厚度，以获得浮置栅极的期望厚度。在一些实施例中，如图9所示，形成光刻胶层35以覆盖逻辑电路区域lc和过渡区域tr的部分，如图9所示。然后，执行等离子体回蚀刻操作以减小第一多晶硅层30的厚度。在一些实施例中，隔离绝缘层20a和20c的厚度也被减小。
40.在一些实施例中，如图9所示，由光刻胶和/或蚀刻副产物引起的聚合物残留物37保留在第一多晶硅层30和隔离绝缘层的蚀刻表面上方。
41.然后，如图10所示，执行清洁操作以去除聚合物残留物35。在一些实施例中，清洁操作包括等离子清洁。在等离子体清洁操作期间，光刻胶层35收缩，如图10所示。在一些实施例中，收缩量d3在约1nm至约100nm的范围内。
42.在等离子体清洁操作之后，执行额外的湿清洁操作。在一些实施例中，湿清洁操作包括高频或缓冲高频(bhf)处理。hf/bhf处理部分地蚀刻隔离绝缘层20a和隔离绝缘层20c，如图11所示。然后，如图12a所示，去除光刻胶层35。在一些实施例中，光刻胶层35通过等离子体灰化工艺去除，随后是湿清洁。在一些实施例中，隔离绝缘层20c具有两个台阶，如图12a和图12b所示。图12b是隔离绝缘层20c的放大视图。
43.如图12b所示，隔离绝缘层20c的上表面从逻辑电路侧到nvm单元侧包括顶部、台阶、中间部、斜面(具有倾斜角度的倾斜表面)和底部。图12c示出了平坦部分(顶部、中部和底部)、台阶和斜面的倾斜角度。平坦部分的倾斜角是线(或平面)sl1和标准线(或平面)sl0之间的角度。标准线sl0是平行于衬底的器件形成表面的水平线。斜面的倾斜角是直线(或
平面)sl2和标准直线(或平面)sl0之间的角度。台阶的倾斜角是直线(或平面)sl3和标准直线(或平面)sl0之间的角度。
44.顶部、中部和/或底部基本上是平的(例如，倾斜角度为
±
5度)。斜面的倾斜角在约15度至约75度的范围内。在一些实施例中，在顶部和底部之间形成两个台阶(一个台阶和一个斜面)。台阶的倾斜角在约75度至约95度的范围内。顶部和中间部之间的台阶的台阶高度h1对应于通过hf/bhf处理的蚀刻量，在一些实施例中在约1nm至约50nm的范围内。在一些实施例中，中间部和底部之间的台阶高度h2在约5nm至约120nm的范围内。中间部的宽度w1对应于收缩量d3，在一些实施例中在约1nm至约100nm的范围内。在一些实施例中，斜面的宽度w2在约1nm至约50nm的范围内。
45.在一些实施例中，光刻胶图案35的边缘位于隔离绝缘层20c的nvm单元侧(底部)。图13a示出了回蚀刻操作后的结构。通过回蚀刻操作，形成如图13a所示的台阶。然后，执行包括等离子体清洁pl的清洁操作，并且在等离子体清洁操作期间，光刻胶层35收缩，如图13b所示。在一些实施例中，收缩量d3在约1nm至约100nm的范围内。
46.如图13c所示，在等离子体清洁操作之后，通过使用例如hf或缓冲的hf(bhf)溶液，执行额外的湿清洁操作。hf/bhf处理部分地蚀刻隔离绝缘层20a和隔离绝缘层20c，如图13c所示。然后，如图13d所示，去除光刻胶层35。
47.图13e是过渡区域tr中的隔离绝缘层20c的放大视图。如图13e所示，隔离绝缘层20c的上表面从逻辑电路侧到nvm单元侧包括顶部、斜面、第一台阶、中间部、第二台阶和底部。在顶部和底部之间形成三个台阶(两个台阶和一个斜面)。在一些实施例中，顶部和中部之间的斜面的台阶高度h11在约5nm至约50nm的范围内。斜面和中间部之间的第一台阶的台阶高度h12对应于通过hf/bhf处理的蚀刻量，并且在一些实施例中在约1nm至约50nm的范围内。在一些实施例中，中间部和底部之间的第二台阶的台阶高度h13在约10nm至约100nm的范围内。中间部的宽度w12对应于收缩量d3，在一些实施例中在约1nm至约100nm的范围内。在一些实施例中，斜面的宽度w11在约1nm至约50nm的范围内。
48.在一些实施例中，光刻胶图案35的边缘位于隔离绝缘层20c的逻辑单元侧(底部)。图14a示出了回蚀刻操作后的结构。通过回蚀刻操作，形成如图14a所示的台阶。然后，执行清洁操作，包括等离子清洁pl，并且在等离子清洁操作期间，光刻胶层35收缩，如图14b所示。在一些实施例中，收缩量d3在约1nm至约100nm的范围内。
49.如图14c所示，在等离子体清洁操作之后，通过使用例如hf或缓冲的hf(bhf)溶液，执行额外的湿清洁操作。hf/bhf处理部分地蚀刻隔离绝缘层20a和隔离绝缘层20c，如图14c所示。然后，如图14d所示，去除光刻胶层35。
50.图14e是过渡区域tr中的隔离绝缘层20c的放大视图。如图14e所示，隔离绝缘层20c的上表面从逻辑电路侧到nvm单元侧包括顶部、第一台阶、第一中间部、第二台阶、第二中间部、斜面和底部。在顶部和底部之间形成三个台阶(两个台阶和一个斜面)。顶部和第一中间部之间的第一台阶的台阶高度h21对应于通过hf/bhf处理的蚀刻量，并且在一些实施例中在约1nm至约50nm的范围内。在一些实施例中，第一中间部和第二中间部之间的第二台阶的台阶高度h22在约1nm至约50nm的范围内。在一些实施例中，第二中间部和底部之间的斜面的台阶高度h23在约10nm至约100nm的范围内。在一些实施例中，第一中间部的宽度w21对应于收缩量d3，并且在约1nm至约100nm的范围内。在一些实施例中，第二中间部的宽度
w22在约1nm至约100nm的范围内。在一些实施例中，斜面的宽度w23在约1nm至约50nm的范围内。
51.在一些实施例中，在包括等离子体清洁操作的清洁操作之后，光刻胶层35的边缘位于隔离绝缘层20c的初始斜面处。在这种情况下，如图15a和图15b所示，隔离绝缘层20c的上表面从逻辑电路侧到nvm单元侧包括顶部、第一斜面、第一台阶、第二斜面、中间部、第二台阶和底部。在顶部和底部之间形成四个台阶(两个台阶和两个斜面)。
52.在一些实施例中，第一斜面的高度h31在约1nm至约50nm的范围内。第一台阶的高度h32对应于通过hf/bhf处理的蚀刻量，在一些实施例中在约1nm至约50nm的范围内。在一些实施例中，第二斜面的高度h33在约1nm至约50nm的范围内。在一些实施例中，中间部和底部之间的台阶高度h34在约1nm至约50nm的范围内。在一些实施例中，第一斜面的宽度w31在约1nm至约50nm的范围内。在一些实施例中，第二倾斜部分的宽度w32在约1nm至约50nm的范围内。在一些实施例中，中间部的宽度w33在约1nm至约50nm的范围内。宽度w32和宽度w33的总和对应于收缩量d3。
53.在平坦化操作和厚度减小操作之后，在一些实施例中，第一多晶硅层30的厚度在约10nm至约100nm的范围内。第一多晶硅层30适当地掺杂有杂质，并用于nvm单元的浮置栅极。多晶硅层30可以用非晶硅层代替。
54.接下来，如图16所示，形成用于形成控制栅极的堆叠层。在一些实施例中，第二介电层41形成在nvm单元区域mc中的第一多晶硅层30上方以及过渡区域tr和逻辑电路区域lc上方。在一些实施例中，第二介电层41包括氧化硅层、氮化硅层或氧化硅和氮化硅的多层。在一些实施例中，第二介电层41是ono膜。在一些实施例中，第二介电层41的厚度在约1nm至约50nm的范围内。在一些实施例中，第二介电层41可以通过cvd或ald形成。
55.在形成第二介电层41之后，在第二介电层41上方形成第二多晶硅层43。第二多晶硅层43可以通过cvd或ald形成，并且在一些实施例中，第二多晶硅层43的厚度在约5nm至约50nm的范围内。
56.此外，如图16所示，在第二多晶硅层43上方形成包括第一氮化硅层45、氧化硅层47和第二氮化硅层49的硬掩模层。在一些实施例中，硬掩模层通过cvd或ald形成，并且其总厚度在约20nm至约200nm的范围内。
57.注意，图12a和图12b、图13d和图13e、图14d和图14e或图15a和图15b中所示的台阶和斜面被第二介电层41和第二多晶硅层43覆盖，其在随后的制造操作中没有从台阶和/或斜面部分去除。因此，图12a和图12b、图13d和图13e、图14d和图14e或图15a和图15b所示的隔离绝缘层20c的上表面的形状(特别是包括最高部分的存储单元侧结构)作为最终产品保留在半导体器件中。
58.通过使用包括光刻和蚀刻的图案化操作，对硬掩模层进行图案化，并且通过使用图案化的硬掩模层作为蚀刻掩模，将第二多晶硅层43和第二介电层41图案化为控制栅极结构40，如图17所示。在一些实施例中，在逻辑电路区域lc中没有形成图案。
59.如图18所示，在第二多晶硅层43和第二介电层41的图案化操作之后，在nvm单元区域mc中的图案化的第二多晶硅层的两侧上形成第一侧壁间隔件42。在一些实施例中，第一侧壁间隔件42由氧化硅制成。例如通过cvd在整个衬底上方形成氧化硅覆盖层，然后进行各向异性蚀刻，从而形成第一侧壁间隔件42。在一些实施例中，第一侧壁间隔件42的厚度在约
1nm至约20nm的范围内。在一些实施例中，第一侧壁间隔件42具有多层结构。在一些实施例中，第一侧壁间隔件42包括ono膜，该ono膜具有被两个氧化硅层夹在中间的氮化硅层。在一些实施例中，氧化硅层、氮化硅层和氧化硅层的厚度分别在约1
‑
20nm、约1
‑
30nm和约1
‑
20nm的范围内。在某些实施例中，第一侧壁间隔件42是氮化硅或氮氧化硅的单层。
60.如图19所示，在形成第一侧壁间隔件42之后，通过使用一个或多个蚀刻操作来图案化第一多晶硅层30。在一些实施例中，蚀刻以自对准方式进行，没有光刻胶层，并且第一介电层12用作蚀刻停止层。
61.如图20所示，在第一多晶硅层30被图案化之后，形成第二侧壁间隔件44。在一些实施例中，第二侧壁间隔件44由氧化硅制成。例如通过cvd在整个衬底上方形成氧化硅覆盖层，然后进行各向异性蚀刻，从而形成第一侧壁间隔件44。通过该蚀刻，在一些实施例中，去除未被控制栅极结构40覆盖的第一介电层12。
62.此外，如图21所示，形成在公共源极线(擦除栅极)上方具有开口的光刻胶图案46，并且执行一个或多个离子注入操作48来为公共源极线(在擦除栅极下方)引入杂质。此外，去除在公共源极线上方的开口中的第二侧壁间隔件44。在一些实施例中，将hf或缓冲hf(bhf)溶液用作湿蚀刻剂。然后，如图22所示，去除光刻胶图案46。
63.然后，如图23所示，形成擦除栅氧化物50。在一些实施例中，擦除栅氧化物50由通过热氧化工艺形成的氧化硅制成。在一些实施例中，氧化硅薄层51形成在控制栅极结构40的侧面上。接下来，如图24所示，形成在字线(选择栅极)上方具有开口的光刻胶图案52，并且去除字线区域上方的氧化物层。
64.此外，如图25所示，形成用于选择栅极的第三介电层(未示出)和第三多晶硅层55。在一些实施例中，第一介电层12保留在字线区域作为第三介电层(栅极介电层)。在第三多晶硅层55上还形成涂层57。在一些实施例中，涂层57是光刻胶层。在一些实施例中，第三多晶硅层55的厚度在约40nm至约200nm的范围内。
65.如图26所示，通过使用平坦化操作和/或回蚀刻操作，第三多晶硅层55的厚度减小并被分隔成选择栅极(尚未分离)和擦除栅极。在一些实施例中，选择栅极和擦除栅极55的顶部的高度基本上与控制栅极43的顶部的高度相同(例如，在
±
5nm以内)。
66.然后，如图27所示，形成硬掩模层58。通过使用一种或多种光刻和蚀刻操作，对硬掩模层58进行图案化，并且通过将图案化的硬掩模层用作蚀刻掩模，对多晶硅层55进行图案化并分离为选择栅极，如图28所示。在其他实施例中，在不使用光刻胶层的情况下以自对准的方式对硬掩模层和多晶硅层进行图案化。
67.然后，在一些实施例中，如图29所示，去除沿字线的单元端部处的第三多晶硅层。图29是单元端部的截面图，其位置沿y方向不同于其他图。在一些实施例中，单元端部包括控制栅极端部、控制栅极带状区域和擦除栅极(公共源极)带状区域。
68.此外，通过使用如图30所示的一个或多个光刻和蚀刻操作，去除过渡区域tr和逻辑电路区域lc中的第二氮化硅层49。在一些实施例中，第二氮化硅层49的部分保留在过渡区域tr中。
69.此外，如图31所示，形成用于回蚀刻操作的涂层59，并且执行一个或多个回蚀刻操作，以在逻辑电路区域lc和nvm单元区域mc之间形成渐变的斜面，如图32所示。在一些实施例中，涂层59包括有机材料，例如光刻胶或底部抗反射涂层(barc)材料。
70.然后，形成衬垫层61，然后在衬垫层61上形成第四多晶硅层60，如图33所示。此外，涂层62形成在第四多晶硅层60上。在一些实施例中，衬垫层61由绝缘材料制成，例如氧化硅。在一些实施例中，涂层62包括有机材料，例如光刻胶或barc材料。在一些实施例中，使用非晶硅层代替多晶硅层60。然后，执行一个或多个平坦化操作，例如cmp操作和回蚀刻操作，以平坦化第四多晶硅层60，如图34所示。
71.随后，形成光刻胶图案64，并且在逻辑电路区域lc和过渡区域tr的部分中去除层60、61、47和45的堆叠层，如图35所示。然后，通过使用一个或多个湿蚀刻操作去除层43和41，如图36所示。在一些实施例中，第四多晶硅层60下方的过渡区tr上方的第一氮化硅层45的部分被部分地去除。
72.此外，如图37所示，形成第五多晶硅层66。在一些实施例中，使用非晶硅层代替多晶硅层66。然后，执行一个或多个蚀刻操作以形成保护层68，如图38所示。当处理逻辑电路区域lc时，保护层68保护nvm单元区域mc和过渡区域tr中的图案。此外，逻辑电路区域lc中的氮化硅层14如图39所示。
73.图40
‑
图56示出了根据本发明的实施例的包括nvm区域和逻辑电路区域的半导体器件的顺序制造工艺的各个阶段的截面图。应当理解，对于该方法的其他实施例，可以在图40
‑
图56所示的过程之前、之中和之后提供其他操作，并且可以替换或省略下面描述的一些操作。操作的顺序可以改变。前述实施例的材料、工艺、结构和尺寸适用于以下实施例，其详细解释则不再赘述。
74.在图40
‑
图56中，逻辑电路区域lc包括高压晶体管区域hv和标准电压晶体管区域sv。高压晶体管区域hv中的fet的阈值电压的绝对值高于标准电压晶体管区域sv中的fet的阈值电压。在一些实施例中，高压晶体管区域hv中的衬底的器件形成表面位于与标准电压晶体管区域sv中的衬底的器件形成表面相同的水平面上或更低的水平面上，并且位于比nvm单元区域mc中的衬底的器件形成表面更高的水平面上。
75.在图39所示的制造阶段之后，如图40所示，通过在高压晶体管区域hv中的光刻胶层80中形成的开口执行一个或多个离子注入工艺。此外，如图41所示，通过在标准电压晶体管区域sv中的光刻胶层82中形成的开口执行一个或多个离子注入工艺。
76.然后，如图42所示，在相应的区域中形成用于高压晶体管区域hv的栅极介电层92和用于标准电压晶体管区域sv的栅极介电层94。在一些实施例中，栅极介电层92和栅极介电层94是氧化硅。在一些实施例中，栅极介电层92的厚度大于栅极介电层94的厚度。在过渡区tr和nvm单元区mc中，形成氧化层102，如图42所示。此外，如图42所示，形成第四多晶硅层104，并且在第四多晶硅层104上进一步形成硬掩模层106。
77.然后，在一些实施例中，如图43所示，去除nvm单元区域mc和过渡区域tr中的硬掩模层106，以减小nvm单元区域mc和过渡区域tr的高度，用于随后的光刻工艺。
78.如图44所示，通过使用一个或多个光刻和蚀刻操作，硬掩模层106和第四多晶硅层102被图案化为逻辑电路区域中的牺牲栅极结构和过渡区域中的一个或多个伪栅极结构。
79.在一些实施例中，如图45所示，通过形成在高压晶体管区域hv中的光刻胶层84中的开口来执行一个或多个ldd(轻掺杂漏极)离子注入工艺，此外，如图46所示，通过形成在标准电压晶体管区域sv中的光刻胶层86中的开口来执行一个或多个ldd离子注入工艺。
80.此外，在单元端部，如图47所示，形成在擦除栅极(公共源极、源极)带状区域上方
具有开口的光刻胶层88，并且通过使用光刻胶层88作为蚀刻掩模，去除硬掩模层58和擦除栅极氧化物50，如图48所示。图47和图49是在单元端部处的截面图，其沿y方向与其他图的位置不同。
81.然后，如图49所示，在选择栅极55s和其上的硬掩模层58的侧壁上形成第三侧壁间隔件110。在逻辑电路区域中，栅极侧壁间隔件110也形成在牺牲栅极结构上。
82.此外，在一些实施例中，如图50所示，在逻辑电路区域lc和nvm单元区域mc中的源极/漏极区中形成硅化物层115。
83.然后，执行一个或多个平坦化操作以去除硬掩模层58、保护层68和硬掩模层106，如图51所示。在一些实施例中，执行抗蚀剂回蚀刻操作。在其他实施例中，执行cmp操作。通过平坦化操作，暴露逻辑电路区域中的多晶硅层104以及擦除栅极55e和选择栅极55s的多晶硅层。此外，也暴露控制栅极的多晶硅层43和过渡区域(伪结构)中的多晶硅层43。
84.随后，形成由例如氮化硅制成的蚀刻停止层120，然后形成一个或多个层间介电(ild)层125，如图52所示。ild层125包括一种或多种基于氧化硅的材料，包括二氧化硅(sio2)、sion、sico或siocn，或其他低k材料。
85.然后，执行平坦化操作，例如cmp操作，以暴露逻辑电路区域lc中的多晶硅层104(牺牲栅极层)，并暴露控制栅极的多晶硅层43，以及nvm单元区域mc中的擦除栅极和选择栅极的多晶硅层55e和55s，如图53所示。
86.然后执行替换栅极工艺，如图54所示。在逻辑电路区域中去除牺牲栅极层，以形成由栅极侧壁间隔件110形成的栅极空间。通过例如cvd、pvd、化学镀、电镀或一些其他合适的生长或沉积工艺形成一个或多个导电层。然后在导电层上进行平坦化，直到到达ild层。例如，平坦化可以通过cmp或一些其他合适的平坦化流程来执行。在一些实施例中，高阈值电压区域hv中的一层或多层栅电极133不同于标准阈值电压区域sv中的一层或多层栅电极135。
87.在一些实施例中，栅极氧化硅层也被去除，并且在栅极空间中形成高k介电层。在一些实施例中，高k介电层是氧化铪。类似地，在nvm单元区域中，控制栅极、擦除栅极和选择栅极中的一个或多个的多晶硅层被完全或部分去除以形成栅极空间，并且在栅极空间中形成一个或多个导电层。
88.此外，形成绝缘掩模层130，并且通过使用一个或多个光刻和蚀刻操作，在nvm单元区域中的多晶硅层55e和55s上方形成开口，如图55所示。然后，如图56所示，在nvm单元区域中的多晶硅层55e和55s上形成硅化物层135。随后，形成一个或多个ild层，然后形成如图1所示的接触塞cp和绞(wrings)cw。
89.应当理解，可以执行进一步的cmos工艺以形成各种部件，例如互连金属层、介电层、钝化层等。
90.本文描述的各种实施例或示例提供了优于现有技术的若干优点。通过使用额外的等离子体清洁操作来去除由多晶硅层的回蚀刻操作产生的聚合物，可以抑制缺陷的发生并提高半导体制造操作的产量。
91.应当理解，并非在本文中必须讨论所有优点，对于所有实施例不要求特定优点，并且其他实施例可以提供不同的优点。
92.根据本发明的一个方面，半导体器件包括形成在衬底的存储单元区域中的非易失
性存储单元、形成在衬底的第一电路区域中的第一电路以及设置在存储单元区域和第一电路区域之间的隔离绝缘层。隔离绝缘层的上表面包括具有不同竖直高度的至少三个水平表面。在一个或多个前述实施例和以下实施例中，至少三个水平表面包括顶表面、低于顶表面的第一中间表面和低于第一中间表面的底表面。顶表面比第一中间表面和底表面更靠近第一电路区域。底表面比第一中间表面和底表面更靠近存储单元区域。在一个或多个前述实施例和以下实施例中，隔离绝缘层的上表面还包括第一台阶和第一斜面。在一个或多个前述实施例和以下实施例中，第一台阶连接顶表面和第一中间表面，第一斜面连接第一中间表面和底表面。在一个或多个前述实施例和以下实施例中，隔离绝缘层的上表面还包括第二台阶。第一斜面连接顶表面和第一台阶，第一台阶连接第一斜面和第一中间表面，第二台阶连接第一中间表面和底表面。在一个或多个前述实施例和以下实施例中，隔离绝缘层的上表面还包括第二台阶和第二中间表面，该第二中间表面低于第一中间表面并且高于底表面。第一台阶连接顶表面和第一中间表面，第二台阶连接第一中间表面和第二中间表面，第一斜面连接第二中间表面和底表面。在一个或多个前述实施例和以下实施例中，隔离绝缘层的上表面还包括第二台阶和第二斜面。第一斜面连接顶表面和第一台阶，第一台阶连接第一斜面和第二斜面，第二斜面连接第一台阶和第一中间表面，第二台阶连接第一中间表面和底表面。在一个或多个前述实施例和以下实施例中，隔离绝缘层至少部分地嵌入在衬底中，并且隔离绝缘层的与衬底接触的底表面的拓扑不同于隔离绝缘层的上表面的拓扑。在一个或多个前述实施例和以下实施例中，隔离绝缘层的与衬底接触的底表面具有由斜面连接的两个水平部分。
93.根据本发明的另一方面，半导体器件包括形成在衬底的存储单元区域中的非易失性存储单元、形成在衬底的第一电路区域中的第一电路、以及设置在存储单元区域和第一电路区域之间的隔离绝缘层。隔离绝缘层的上表面包括第一台阶和第一斜面，并且第一台阶和第一斜面被一个或多个介电层覆盖，该介电层被制造成具有与设置在非易失性存储单元的浮置栅极和控制栅极之间的一个或多个介电层相同的结构。在一个或多个前述实施例和以下实施例中，一个或多个介电层包括设置在两个氧化硅层之间的氮化硅层。在一个或多个前述实施例和以下实施例中，第一台阶和第一斜面还被设置在一个或多个介电层上的多晶硅层覆盖。在一个或多个前述实施例和以下实施例中，第一台阶位于比第一斜面更低的水平面上。在一个或多个前述实施例和以下实施例中，第一台阶位于比第一斜面更高的水平面上。在一个或多个前述实施例和以下实施例中，隔离绝缘层的上表面还包括第二台阶，并且第二台阶没有被一个或多个介电层覆盖。在一个或多个前述实施例和以下实施例中，第一电路区域中的衬底的第一器件形成表面位于比存储单元区域中的衬底的器件形成表面更高的水平面上。
94.根据本发明的另一方面，在制造半导体器件的方法中，在存储单元区域和电路区域之间的过渡区域处的衬底的上表面上形成初始台阶。在过渡区域中形成隔离绝缘层。隔离绝缘层包括上表面，该上表面具有设置在顶部和底部之间的斜面。在衬底上方形成多晶硅层。多晶硅层的厚度减小。在过渡区域的部分上方和电路区域上方形成掩模层。执行回蚀刻工艺以进一步减小多晶硅层的厚度。执行等离子体清洁操作。执行湿处理操作以部分蚀刻过渡区域中的隔离绝缘层。在湿蚀刻处理之后，去除掩模层。在一个或多个前述实施例和以下实施例中，掩模层包括光刻胶图案，并且在等离子体清洁操作期间，光刻胶图案收缩。
在一个或多个前述实施例和以下实施例中，回蚀刻工艺之前的光刻胶图案的边缘位于斜面处。在一个或多个前述实施例和以下实施例中，回蚀刻工艺之前的光刻胶图案的边缘位于顶部，或位于顶部和斜面之间的边界处。
95.在一些实施例中，一种半导体器件，包括：在衬底的存储单元区域中形成的非易失性存储单元；在所述衬底的第一电路区域中形成的第一电路；以及设置在所述存储单元区域和所述第一电路区域之间的隔离绝缘层，其中，所述隔离绝缘层的上表面包括具有不同竖直高度的至少三个水平表面。在一些实施例中，至少三个水平表面包括顶表面、低于所述顶表面的第一中间表面和低于所述第一中间表面的底表面，所述顶表面比所述第一中间表面和所述底表面更靠近所述第一电路区域，并且所述底表面比所述第一中间表面和所述底表面更靠近所述存储单元区域。在一些实施例中，隔离绝缘层的所述上表面还包括第一台阶和第一斜面。在一些实施例中，第一台阶连接所述顶表面和所述第一中间表面，并且所述第一斜面连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶，并且所述第一斜面连接所述顶表面和所述第一台阶，所述第一台阶连接所述第一斜面和所述第一中间表面，并且所述第二台阶连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶和低于所述第一中间表面且高于所述底表面的第二中间表面，并且所述第一台阶连接所述顶表面和所述第一中间表面，所述第二台阶连接所述第一中间表面和所述第二中间表面，并且所述第一斜面连接所述第二中间表面和所述底表面。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶和第二斜面，并且所述第一斜面连接所述顶表面和所述第一台阶，所述第一台阶连接所述第一斜面和所述第二斜面，所述第二斜面连接所述第一台阶和所述第一中间表面，并且所述第二台阶连接所述第一中间表面和所述底表面。在一些实施例中，隔离绝缘层至少部分地嵌入在所述衬底中，并且所述隔离绝缘层的与所述衬底接触的底表面的拓扑不同于所述隔离绝缘层的所述上表面的拓扑。在一些实施例中，隔离绝缘层的与所述衬底接触的底表面具有通过斜面连接的两个水平部分。
96.在一些实施例中，一种半导体器件，包括：在衬底的存储单元区域中形成的非易失性存储单元；在所述衬底的第一电路区域中形成的第一电路；以及设置在所述存储单元区域和所述第一电路区域之间的隔离绝缘层，其中，所述隔离绝缘层的上表面包括第一台阶和第一斜面，并且所述第一台阶和所述第一斜面被一个或多个介电层覆盖，所述介电层具有与设置在所述非易失性存储单元的浮置栅极和控制栅极之间的一个或多个介电层相同的结构。在一些实施例中，一个或多个介电层包括设置在两个氧化硅层之间的氮化硅层。在一些实施例中，第一台阶和所述第一斜面还被设置在所述一个或多个介电层上的多晶硅层覆盖。在一些实施例中，第一台阶位于比所述第一斜面更低的水平面上。在一些实施例中，第一台阶位于比所述第一斜面更高的水平面上。在一些实施例中，隔离绝缘层的所述上表面还包括第二台阶，并且所述第二台阶未被所述一个或多个介电层覆盖。在一些实施例中，第一电路区域中的所述衬底的器件形成表面位于比所述存储单元区域中的所述衬底的器件形成表面更高的水平面上。
97.在一些实施例中，一种制造半导体器件的方法，包括：在存储单元区域和电路区域之间的过渡区域处的衬底的上表面上形成初始台阶；在所述过渡区域上形成隔离绝缘层，所述隔离绝缘层包括上表面，所述上表面具有设置在顶部和底部之间的斜面；在衬底上方
形成多晶硅层；减小所述多晶硅层的厚度；在所述过渡区域的部分上方和所述电路区域上方形成掩模层；执行回蚀刻操作以进一步减小所述多晶硅层的所述厚度；执行等离子体清洁操作；执行湿蚀刻处理以部分地蚀刻所述过渡区域中的所述隔离绝缘层；以及在所述湿蚀刻处理之后，去除所述掩模层。
98.在一些实施例中，掩模层包括光刻胶图案，并且在所述等离子体清洁操作期间，所述光刻胶图案收缩。在一些实施例中，在所述回蚀刻工艺之前，所述光刻胶图案的边缘位于所述斜面处。在一些实施例中，在所述回蚀刻工艺之前，所述光刻胶图案的边缘位于所述顶部，或位于所述顶部和所述斜面之间的边界处。
99.上面概述了若干实施例或示例的部件，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或示例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应认识到，这种等效结构并不脱离本发明的精神和范围，并且不脱离本发明的精神和范围的情况下他们在本文中可以进行各种更改、替换和变更。