半导体存储器结构及其形成方法与流程

1.本技术有关于一种半导体存储器结构及其形成方法，且特别是有关于动态随机存取存储器。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的元件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。然而，当元件尺寸持续缩小时，许多挑战随之而生。例如，改善源极/漏极接面漏电流(junction leakage)。因此，业界仍需要改进动态随机存取存储器装置的制造方法，以克服元件尺寸缩小所产生的问题。


技术实现要素：

3.本发明实施例提供半导体存储器结构。此半导体存储器结构包含半导体衬底，半导体衬底包含主动区和截断区。此半导体存储器结构还包含设置于截断区中的隔离结构、至少延伸通过截断区中的隔离结构的第一栅极结构、以及至少延伸通过主动区的第二栅极结构。此半导体存储器结构还包含设置于主动区中掺杂区，掺杂区与第一栅极结构之间的距离小于掺杂区与第二栅极结构之间的距离。
4.本发明实施例提供半导体存储器结构的形成方法，此方法包含提供半导体衬底，半导体衬底包括截断区和主动区。此方法还包含形成第一沟槽通过截断区且形成第二沟槽通过主动区、以及形成图案化遮罩层覆盖第二沟槽通过主动区的一部分，图案化遮罩层具有开口暴露出第一沟槽通过截断区的一部分。此方法还包含使用图案化遮罩层进行离子植入工艺，以形成掺杂区于主动区中、以及形成第一栅极结构于第一沟槽中且形成第二栅极结构于第二沟槽中。
附图说明
5.为了让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
6.图1a至图1k是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的平面示意图；
7.图1a-1至图1k-1以及图1a-2至图1k-2是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的剖面示意图；
8.图1k-3是图1k-2的放大示意图，以说明半导体存储器结构的额外细节。
9.[符号说明]
[0010]
102:半导体衬底
[0011]
104:主动区
[0012]
106:隔离区
[0013]
108:截断区
[0014]
110:隔离结构
[0015]
112:衬层
[0016]
114:绝缘材料
[0017]
116:介电层
[0018]
118:图案化遮罩层
[0019]
120:开口图案
[0020]
122:沟槽
[0021]
124:填充材料
[0022]
126:图案化遮罩层
[0023]
128:开口图案
[0024]
130:部分
[0025]
132:掺杂物
[0026]
134:掺杂区
[0027]
136:栅极介电层
[0028]
138:栅极衬层
[0029]
140:栅极电极层
[0030]
142:栅极结构
[0031]
142a:栅极结构142通过主动区104的部分
[0032]
142c:栅极结构142通过截断区108中的隔离结构110的部分
[0033]
144:凹陷
[0034]
146:盖层
[0035]
148:源极/漏极区
[0036]
150:源极/漏极区
[0037]
152:接触插塞
[0038]
154:位线
[0039]
158:介电结构
[0040]
160:接触插塞
[0041]
160l:接触插塞160的下部
[0042]
160u:接触插塞160的上部
[0043]
d1:第一方向
[0044]
d2:第二方向
[0045]
d3:第三方向
[0046]
a1:尺寸
[0047]
a2:尺寸
[0048]
a3:距离
[0049]
a4:距离
[0050]
a5:深度
[0051]
a6:深度
具体实施方式
[0052]
以下参照本发明实施例的图式以更全面地阐述本技术。然而，本技术亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的元件。
[0053]
图1a至图1k是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的平面示意图。为了易于说明，图1a至图1k标示参考方向，其中第一方向d1是通道延伸方向，第二方向d2是字线延伸方向(或栅极延伸方向)，第三方向d3是位线延伸方向。第一方向d1与第二方向d2之间夹一锐角，其范围例如在约10度至约80度。第二方向d2大致垂直于第三方向d3。
[0054]
图1a至图1k也标示参考剖面，剖面a-a是平行于主动区的轴向(即第一方向d1)且通过主动区的面，剖面b-b是平行于栅极结构的轴向(即第二方向d2)且通过栅极结构的面。
[0055]
图1a-1至图1k-1显示沿着图1a至图1k的剖面a-a撷取的半导体存储器结构的剖面示意图。图1a-2至图1k-2显示沿着图1a至图1k的剖面b-b撷取的半导体存储器结构的剖面示意图。
[0056]
提供半导体存储器结构100，半导体存储器结构100包含半导体衬底102，如图1a、图1a-1和图1a-2所示。半导体衬底102包含主动区104、隔离区106、以及截断区(chop region)108。主动区104是沿着第一方向d1延伸的半导体区块，并且每一个主动区104被两个隔离区106以及两个截断区108所定义。隔离结构110形成于半导体衬底102的隔离区106和截断区108中，从而围绕且电性隔离这些主动区104。
[0057]
隔离区106沿着第一方向d1延伸，并且在第二方向d2上间隔排列，从而将半导体衬底102划分出多个半导体长条(未显示)。截断区108(其以虚线表示)对应于半导体长条设置，且将半导体长条截断成多个主动区104。在第二方向d2上，相邻的截断区108可以是错位或不重叠的。
[0058]
在一些实施例中，半导体衬底102是元素半导体衬底，例如硅衬底、或锗衬底；或化合物半导体衬底，例如碳化硅衬底、或砷化镓衬底。在一些实施例中，半导体衬底102可以是绝缘体上的半导体(semiconductor-on-insulator，soi)衬底。
[0059]
隔离结构110自半导体衬底102上表面向下延伸。隔离结构110的形成可包含例如使用第一图案化工艺(包含微影工艺和腐蚀工艺)形成对应于隔离区106的沟槽于半导体衬底102中，并且划分出多个半导体长条。接着，使用第二图案化工艺(包含微影工艺和腐蚀工艺)形成对应于截断区108的沟槽，并且将半导体长条截断成多个主动区104。
[0060]
隔离结构110的形成还可包含形成衬层112沿着沟槽的侧壁和底面且沿着半导体衬底102的上表面，接着形成绝缘材料114过量填充沟槽的剩余部分。绝缘材料114嵌套于衬层112内。衬层112由介电材料形成，例如，氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、其他适合材料、和/或前述的组合形成。绝缘材料114由介电材料形成，例如，氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio)、其他适合材料、和/或前述的组合形成。绝缘材料114与衬层112可由不同材料形成。举例而言，衬层112是氧化硅层，而绝缘材料114是氮化硅层。
[0061]
隔离结构110的形成还可包含进行平坦化工艺(例如，回腐蚀工艺)，移除形成于半
导体衬底102上表面之上的绝缘材料114，直到暴露出衬层112。在平坦化工艺之后，可能会形成缝隙于绝缘材料114的上表面处，特别是在较宽沟槽内的绝缘材料114的上表面处。可形成介电层116于半导体衬底102的上表面之上，并且填充缝隙。介电层116可以是使用原子层沉积(atomic layer deposition，ald)形成的氧化硅层。
[0062]
形成图案化遮罩层118于半导体衬底102的上表面之上，如图1b、图1b-1和图1b-2。图案化遮罩层118具有开口图案120，开口图案120沿着第二方向d2延伸。在一些实施例中，图案化遮罩层118可以是由一或多层介电材料形成的硬遮罩结构，介电材料有氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、其他适合材料、和/或前述的组合。在形成图案化遮罩层118期间，可移除介电层116自开口图案120暴露出来的部分。
[0063]
使用图案化遮罩层118对半导体存储器结构100进行腐蚀工艺，以移除半导体存储器结构100未被图案化遮罩层118覆盖的部分。图案化遮罩层118的开口图案120转移至半导体衬底102的主动区104以及隔离结构110中，以形成沟槽122，如图1c、图1c-1和图1c-2所示。沟槽122的腐蚀深度在主动区104与隔离结构110中可以是不同的。沟槽122沿着第二方向d2延伸，并在第三方向d3上排列。沟槽122延伸交替地通过主动区104和隔离结构110，两条沟槽122延伸通过一个主动区104，并且两条沟槽122延伸通过此主动区104两侧的截断区108。
[0064]
沟槽122在第三方向d3上的尺寸需小于截断区108在第三方向d3上的尺寸。形成沟槽122的腐蚀工艺移除部分的绝缘材料114，并且在腐蚀工艺之后，在截断区108中，隔离结构110的衬层112自沟槽122暴露出来。若沟槽122在第三方向d3的尺寸太大，在腐蚀工艺之后，衬层112的厚度会太薄或是完全消失，从而负面影响所得到的半导体存储器装置的电性(例如，导通电流)。若沟槽122在第三方向d3上的尺寸太小，则会减少后续填充于沟槽122内的电极材料的量。
[0065]
形成填充材料124于半导体存储器结构100之上，如图1d、图1d-1和图1d-2所示。填充材料124形成于图案化遮罩层118之上，并且密封沟槽122。沟槽122的上部被填充材料124填充，并且沟槽122的下部保持未被填充。在一些实施例中，填充材料124由含碳材料形成，例如类金刚石碳(diamond-like carbon，dlc)、高选择性透明(high selectivity transparency，hst)碳膜、或类似材料形成。填充材料124配置以提供大致平坦的上表面，图案化遮罩层后续形成于此大致平坦的上表面之上。
[0066]
接着，形成图案化遮罩层126于填充材料124之上。图案化遮罩层126具有多个开口图案128，其对应于半导体衬底102的截断区108并且暴露出填充材料124。图案化遮罩层126可以是图案化光阻层。形成图案化遮罩层126的微影工艺与形成截断区108的微影工艺可以使用同一张主光罩(reticle)。在其他一些实施例中，图案化遮罩层126可以是图案化硬遮罩层。
[0067]
使用图案化遮罩层126，对填充材料124进行腐蚀工艺，以移除填充材料124被开口图案128暴露出来的部分，从而打开被填充材料124所密封的沟槽122。在腐蚀工艺之后，沟槽122通过截断区108的部分(标示为130)从填充材料124及图案化遮罩层126暴露出来，如图1e、图1e-1和图1e-2所示。
[0068]
使用图案化遮罩层126以及图案化填充材料124，对半导体存储器结构100进行离子植入工艺，以形成掺杂区134于主动区104中，如图1f、图1f-1和图1f-2所示。离子植入工
艺的倾斜角范围可以在约5度至约20度。在离子植入工艺期间，掺杂物132通过图案化遮罩层126的开口图案128以及图案化填充材料124的开口图案，穿过隔离结构110的衬层112，然后植入主动区104的半导体材料中，从而在主动区104面向截断区108的侧边处形成掺杂区134。掺杂物132可以是p型掺杂物(例如，硼或bf2)或是n型掺杂物(例如，磷或砷)。
[0069]
掺杂区134配置以平衡旁通字线(passing word line)所感应出的导电载子，此部分将于后面详细说明。掺杂区134的导电型态可与半导体衬底102的主动区104的导电型态相同，例如，都是p型。掺杂区134的掺杂浓度大于半导体衬底102的主动区104的掺杂浓度。举例而言，掺杂区134的掺杂浓度高出主动区104的掺杂浓度约1至2个数量级。
[0070]
在离子植入工艺之后，使用灰化工艺或腐蚀工艺，移除图案化遮罩层126以及填充材料124，以暴露出图案化遮罩层118，并且打开沟槽122的其他部分，如图1g、图1g-1和图1g-2所示。
[0071]
依序形成栅极介电层136、栅极衬层138、以及栅极电极层140于半导体存储器结构100之上，如图1h、图1h-1和图1h-2所示。栅极介电层136沿着图案化遮罩层118的侧壁以及沟槽122侧壁和底面形成，以部分填充沟槽122。在一些实施例中，栅极介电层136由氧化硅、氮化硅、氮氧化硅、高介电常数介电材料、和/或前述的组合形成。在一些实施例中，使用临场蒸气产生法(in-situ steam generation，issg)、原子层沉积(ald)、化学气相沉积(chemical vapor deposition，cvd)或前述的组合，形成栅极介电层136。
[0072]
栅极衬层138形成于栅极介电层136之上，并且部分填充沟槽122。在一些实施例中，栅极衬层138由氮化钛(tin)、氮化钨(wn)、氮化钽(tan)、其他适合材料、和/或前述的组合形成。可使用物理气相沉积(pvd)、和/或原子层沉积(ald)，沉积栅极衬层138。
[0073]
栅极电极层140形成于栅极衬层138之上，并且过量填充沟槽122的剩余部分。在一些实施例中，栅极电极层140由金属材料形成，例如，钨(w)、铝(al)、铜(cu)、钴(co)、钌(ru)、其他适合材料、和/或前述的组合。可使用物理气相沉积(pvd)、化学气相沉积(cvd)、和/或原子层沉积(ald)，沉积栅极电极层140。
[0074]
根据一些实施例，对栅极电极层140和栅极衬层138进行腐蚀工艺，以形成凹陷144延伸至半导体衬底102中，如图1i、图1i-1和图1i-2所示。在腐蚀工艺之后，形成栅极结构142。栅极结构142可以作为所得到的半导体存储器装置的字线，亦可称为埋入式字线(buried word line，bwl)。
[0075]
每一个栅极结构142延伸交替地通过主动区104和隔离结构110，两条栅极结构142延伸通过单一主动区104，并且两条栅极结构142延伸通过此主动区104两侧的截断区108。栅极结构142包含栅极介电层136、栅极衬层138、以及栅极电极层140。栅极衬层138具有u型轮廓，并且内衬于栅极介电层136与栅极电极层140之间。栅极电极层140嵌套于栅极衬层138内。此外，栅极衬层138以及栅极电极层140的上表面的水平高于掺杂区134的底面的水平。
[0076]
形成盖层146于凹陷144中，如图1j、图1j-1和图1j-2所示。在一些实施例中，盖层146由介电材料形成，例如，氧化硅、氮化硅、氮氧化硅、其他适合材料、和/或前述的组合。形成盖层146可包含沉积介电材料以填充凹陷144，并且进行平坦化工艺，移除形成于图案化遮罩层118上表面之上的介电材料。
[0077]
根据一些实施例，透过离子植入工艺，形成源极/漏极区148和150于半导体衬底
102的主动区104中，如图1k-1所示。源极/漏极区150位于主动区104的中央，而源极/漏极区148位于主动区104的两端。源极/漏极区148和150和延伸通过主动区104的栅极结构142的部分可结合形成电晶体，例如，n型电晶体或p型电晶体，以用于所得到的半导体存储器装置。
[0078]
源极/漏极区148和150是掺杂的，并且pn接面(pn junction)形成于主动区104与源极/漏极区148或150之间。源极/漏极区148和150的导电型态与半导体衬底102的主动区104相反，并且与掺杂区134的导电型态相反。举例而言，主动区104和掺杂区134是p型，而源极/漏极区148和150是n型。源极/漏极区148和150的掺杂浓度可大于掺杂区134的掺杂浓度。举例而言，源极/漏极区148和150的掺杂浓度高出掺杂区134的掺杂浓度约1至2个数量级。此外，源极/漏极区148和150的底面(即上述pn接面)的水平可低于栅极衬层138以及栅极电极层140的上表面的水平。
[0079]
可形成介电结构158于半导体存储器结构100之上，并且形成导电部件于介电结构158中，以电性耦接源极/漏极区148和150。举例而言，如图1k、图1k-1和图1k-2所示，形成接触插塞152于源极/漏极区150上；形成位线154于接触插塞152之上；以及形成接触插塞160于源极/漏极区148和掺杂区134上。在形成介电结构158和这些导电部件期间，可移除半导体衬底102上表面之上的介电层116、图案化遮罩层118和盖层146。
[0080]
在一些实施例中，介电结构158包含多层介电层，并且由介电材料形成，例如，氧化硅、氮化硅、氮氧化硅、其他适合材料、前述的多层、和/或前述的组合。
[0081]
在一些实施例中，接触插塞152部分延伸至半导体衬底102中，且落在源极/漏极区150上。接触插塞152可由半导体材料形成，例如多晶硅。
[0082]
在一些实施例中，位线154沿着第三方向d3延伸，并且透过接触插塞152电性耦接至于源极/漏极区150。位线154可由金属或金属氮化物形成，例如钨(w)、铝(al)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、其他适合材料、前述的多层、或前述的组合。可形成硅化物层于位线154与接触插塞152之间。
[0083]
在一些实施例中，接触插塞160落在源极/漏极区148和掺杂区134上。接触插塞160可包含下部160l和上部160u。例如，接触插塞160的下部160l由半导体材料形成，例如多晶硅。接触插塞160的上部160u由金属或金属氮化物形成，例如钨(w)、铝(al)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、其他适合材料、前述的多层、或前述的组合。可形成硅化物层于接触插塞160的下部160l与上部160u之间。
[0084]
图1k-3是图1k-2的放大示意图，以说明半导体存储器结构100的额外细节。如图1k-3所示，栅极结构142通过截断区108中的隔离结构110的部分标示为142c，而栅极结构142通过主动区104的部分标示为142a。在一些情况下，于操作期间，栅极结构142延伸通过截断区108的部分142c(可称为旁通字线)可能会在与其相邻的主动区104中(或在隔离结构110的侧壁上)感应出导电载子(例如，电子或电洞)，而形成通道层。这个通道层是不期望的，并且可能会提供各种漏电路径，例如自源极/漏极区148漏至源极/漏极区150上的接触插塞、和/或其他的导电部件，从而导致半导体存储器装置储存资料的劣化或损失。
[0085]
根据本发明实施例，由于掺杂区134中的掺杂物所提供的导电载子(例如，电洞或电子)与旁通字线142c所感应出的导电载子相反，所以掺杂区134可平衡旁通字线142c所感应出的导电载子，从而降低漏电路径形成的可能性。因此，提升半导体存储器装置的可靠性
和制造良率。
[0086]
此外，源极/漏极区148可形成与部分的掺杂区134重叠(重叠部分以虚线表示)。掺杂区134沿着第一方向d1具有宽度a1，源极/漏极区148沿着第一方向d1具有尺寸a2。掺杂区134的尺寸a1对源极/漏极区148的尺寸a2的比值范围在约0.01至约0.05。若宽度a1对宽度a2的比值太大，则掺杂区134可能会负面影响所得到的半导体存储器装置的电性(例如，导通电流)。若宽度a1对宽度a2的比值太小，则掺杂区134可能不足以平衡旁通字线感应出的导电载子。
[0087]
掺杂区134与栅极结构142在截断区108中部分142c(的栅极介电层136)之间具有距离a3，而掺杂区134与栅极结构142在主动区104的部分142a(的栅极介电层136)之间具有距离a4，并且距离a3小于距离a4。距离a3对距离a4的比值范围在约0.01至约0.05。若距离a3对距离a4的比值太大，则掺杂区134可能会负面影响所得到的半导体存储器装置的电性(例如，导通电流)。若距离a3对距离a4的比值太小，则掺杂区134可能不足以平衡旁通字线感应出的导电载子。
[0088]
掺杂区134的顶面与于盖层146的顶面共平面。掺杂区134的底面的水平低于源极/漏极区148的底面的水平。也就是说，掺杂区134的深度a5大于源极/漏极区148的深度a6。掺杂区134的深度a5对源极/漏极区148的深度a6的比值范围在约1.25至约1.5。若深度a5对深度a6的比值太大，则在形成掺杂区134的离子植入工艺期间，掺杂物可能会不期望地植入半导体衬底102的其他区域中，例如外围电路区。若深度a5对深度a6的比值太小，则掺杂区134可能不足以平衡旁通字线感应出的导电载子。
[0089]
可形成额外组件于半导体存储器结构100之上，从而制得半导体存储器装置。举例而言，可形成电容器结构(未显示)于介电结构158之上，并且电容器结构可透过接触插塞160电性耦接至源极/漏极区148。在一些实施例中，半导体存储器装置是动态随机存取存储器(dram)。
[0090]
根据上述，本发明实施例利用在主动区面向旁通字线的侧边处形成掺杂区，掺杂区可平衡旁通字线感应出的导电载子，从而降低漏电路径形成的可能性。因此，提升半导体存储器装置的可靠性和制造良率。
[0091]
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的保护范围内，当可做些许的更动与润饰。