半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括nmos区和pmos区，所述nmos区用于形成nmos晶体管，所述pmos区用于形成pmos晶体管；沟道层结构，分别悬置于所述nmos区和pmos区的衬底上，所述沟道层结构包括一层或多层间隔设置的沟道层，其中，所述nmos区中沟道层的高宽比小于所述pmos区中沟道层的高宽比；栅介质层，位于所述nmos区和pmos区中，且环绕覆盖所述沟道层的部分顶部和部分侧壁；栅极结构，位于所述衬底上并横跨所述沟道层结构，所述栅极结构环绕覆盖所述栅介质层。
6.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，包括nmos区和pmos区，所述nmos区用于形成nmos晶体管，所述pmos区用于形成pmos晶体管；在所述nmos区和pmos区的衬底上形成分立的沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，每个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述nmos区中沟道层的高宽比小于所述pmos区中沟道层的高宽比，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区；去除所述沟道区的牺牲层；去除所述沟道区的牺牲层后，在所述沟道区中，形成环绕覆盖所述沟道层的栅介质层；在所述衬底上形成横跨所述沟道层的栅极结构，所述栅极结构环绕覆盖所述栅介质层。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供一种半导体结构，包括沟道层结构，分别悬置于所述nmos区和pmos区的衬底上，所述沟道层结构包括一层或多层间隔设置的沟道层，其中，所述nmos区中
沟道层的高宽比小于所述pmos区中沟道层的高宽比，栅介质层，位于所述nmos区和pmos区中，且环绕覆盖所述沟道层的部分顶部和部分侧壁，栅极结构，位于所述衬底上并横跨所述沟道结构，所述栅极结构环绕覆盖所述栅介质层；在半导体结构中，由于沟道层中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，并且，由于晶向和晶面结合产生的物理现象，在nmos中，载流子在沟道层顶部和底部的迁移率大于其在沟道层侧壁的迁移率，在pmos中，载流子在沟道层侧壁的迁移率大于其在沟道层顶部和底部的迁移率，因此，在nmos区中，通过使所述沟道层的高宽比较小，以便于增大所述沟道层的宽度，相应增大所述沟道层的顶部和底部尺寸，从而有利于增大所述nmos的工作电流，而在pmos区中，通过使所述沟道层的高宽比较大，以便于增大所述沟道层的高度，相应增大所述沟道层的侧壁尺寸，从而有利于增大所述pmos的工作电流，综上，通过本发明实施例所述方案，易于同时满足nmos和pmos的性能需求，从而提高了半导体结构的性能。
9.本发明实施例提供的形成方法中，在所述nmos区和pmos区的衬底上形成分立的沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，每个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述nmos区中沟道层的高宽比小于所述pmos区中沟道层的高宽比，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区，去除所述沟道区的牺牲层，去除所述沟道区的牺牲层后，在所述沟道区中，形成环绕覆盖所述沟道层的栅介质层，在所述衬底上形成横跨所述沟道层结构的栅极结构，所述栅极结构环绕覆盖所述栅介质层；在半导体结构中，由于沟道层中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，并且，由于晶向和晶面结合产生的物理现象，在nmos中，载流子在沟道层顶部和底部的迁移率大于其在沟道层侧壁的迁移率，在pmos中，载流子在沟道层侧壁的迁移率大于其在沟道层顶部和底部的迁移率，因此，在nmos区中，通过使所述沟道层的高宽比较小，以便于增大所述沟道层的宽度，相应增大所述沟道层的顶部和底部尺寸，从而有利于增大所述nmos的工作电流，而在pmos区中，通过使所述沟道层的高宽比较大，以便于增大所述沟道层的高度，相应增大所述沟道层的侧壁尺寸，从而有利于增大所述pmos的工作电流，综上，通过本发明实施例所述方案，易于同时满足nmos和pmos的性能需求，从而提高了半导体结构的性能。
附图说明
10.图1是一种半导体结构的形成方法对应的结构示意图；
11.图2是本发明半导体结构一实施例的结构示意图；
12.图3至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
13.图16至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
14.目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
15.图1是一种半导体结构的形成方法对应的结构示意图。
16.参考图1，提供衬底10，包括用于形成pmos晶体管的pmos区10p、以及用于形成nmos晶体管的nmos区10n；在所述nmos区10n和pmos区10p的衬底10上形成悬置于所述衬底10上并分立的沟道层结构24，所述沟道层结构24包括一层或多层间隔设置的沟道层21；在所述衬底10上形成横跨所述沟道层结构24的栅极结构70，所述栅极结构70环绕各个所述沟道层21，并覆盖所述沟道层结构24的部分顶部和部分侧壁。
17.目前，形成所述沟道层结构24时，所述nmos区10n和pmos区10p中沟道层21的宽度w相等，所述nmos区10n和pmos区10p中沟道层21的高度h也相等。由于沟道层21中被栅极结构70所覆盖的顶部、底部和侧壁用来作为沟道，而沟道的尺寸会影响晶体管的性能，则现有技术中，沟道层21的尺寸难以同时满足nmos和pmos的性能需求。
18.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，包括nmos区和pmos区，所述nmos区用于形成nmos晶体管，所述pmos区用于形成pmos晶体管；在所述nmos区和pmos区的衬底上形成分立的沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，每个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述nmos区中沟道层的高宽比小于所述pmos区中沟道层的高宽比，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区；去除所述沟道区的牺牲层；去除所述沟道区的牺牲层后，在所述沟道区中，形成环绕覆盖所述沟道层的栅极结构。
19.本发明实施例提供的形成方法中，在所述nmos区和pmos区的衬底上形成分立的沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，每个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层，所述nmos区中沟道层的高宽比小于所述pmos区中沟道层的高宽比，沿所述沟道结构的延伸方向上，所述沟道结构包括沟道区，去除所述沟道区的牺牲层，去除所述沟道区的牺牲层后，在所述沟道区中，形成环绕覆盖所述沟道层的栅极结构；在半导体结构中，由于沟道层中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，并且，由于晶向和晶面结合产生的物理现象，在nmos中，载流子在沟道层顶部和底部的迁移率大于其在沟道层侧壁的迁移率，在pmos中，载流子在沟道层侧壁的迁移率大于其在沟道层顶部和底部的迁移率，因此，在nmos区中，通过使所述沟道层的高宽比较小，以便于增大所述沟道层的宽度，相应增大所述沟道层的顶部和底部尺寸，从而有利于增大所述nmos的工作电流，而在pmos中，通过使所述沟道层的高宽比较大，以便于增大所述沟道层的高度，相应增大所述沟道层的侧壁尺寸，从而有利于增大所述pmos的工作电流，综上，通过本发明实施例所述方案，易于同时满足nmos和pmos的性能需求，从而提高了半导体结构的性能。
20.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
21.图2是本发明半导体结构一实施例的结构示意图。
22.所述半导体结构包括：衬底101，包括nmos区101n和pmos区101p，所述nmos区101n用于形成nmos晶体管，所述pmos区101p用于形成pmos晶体管；沟道层结构241，分别悬置于所述nmos区101n和pmos区101p的衬底101上，所述沟道层结构241包括一层或多层间隔设置的沟道层211，其中，所述nmos区101n中沟道层211的高宽比h/w小于所述pmos区101p中沟道层211的高宽比h/w；栅介质层711，位于所述nmos区101n和pmos区101p中，且环绕覆盖所述沟道层211的部分顶部和部分侧壁；栅极结构701，位于所述衬底101上并横跨所述沟道层结构241，所述栅极结构701环绕覆盖所述栅介质层711。
23.其中，沟道层211的高宽比h/w指的是沟道层211高度h和宽度w的比值。
24.在半导体结构中，由于沟道层211中被栅极结构701所覆盖的顶部、底部和侧壁用来作为沟道，并且，由于晶向和晶面结合产生的物理现象，在nmos中，载流子在沟道层211顶部和底部的迁移率大于其在沟道层211侧壁的迁移率，在pmos中，载流子在沟道层211侧壁的迁移率大于其在沟道层211顶部和底部的迁移率，因此，在nmos区101n中，通过使所述沟道层211的高宽比h/w较小，以便于增大所述沟道层211的宽度w，相应增大所述沟道层211的顶部和底部尺寸，从而有利于增大所述nmos的工作电流，而在pmos区101p中，通过使所述沟道层211的高宽比h/w较大，以便于增大所述沟道层211的高度h，相应增大所述沟道层211的侧壁尺寸，从而有利于增大所述pmos的工作电流，综上，通过本发明实施例所述方案，易于同时满足nmos和pmos的性能需求，从而提高了半导体结构的性能。
25.所述衬底101为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，gaa)晶体管。所述全包围栅极晶体管包括纳米片晶体管(nanosheet fet)和纳米线晶体管(nanowire fet)。
26.本实施例中，所述衬底101的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
27.需要说明的是，所述半导体结构还可以包括：鳍部(图未示)，位于所述衬底101上；隔离层(图未示)，位于所述鳍部露出的衬底101上，且覆盖所述鳍部的侧壁。相应的，沟道层结构241悬置于所述鳍部上。其中，所述隔离层可以为浅沟槽隔离结构。
28.沟道层211中被栅极结构701所覆盖的顶部、底部和侧壁用来作为沟道，本实施例中，所述沟道层结构241悬置于所述nmos区和pmos区的衬底101上，所述沟道层结构241包括一层或多层间隔设置的沟道层211，所述沟道层211的顶部、底部和侧壁均能够作为沟道，因此，所述沟道层结构241增大了用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
29.作为一种示例，所述沟道层211的数量为多层，所述多层沟道层211沿所述衬底101表面的法线方向上且间隔设置。
30.本实施例中，所述nmos区101n中沟道层211的高度h小于所述pmos区101p中沟道层211的高度h，从而使得所述nmos区101n中沟道层211的高宽比h/w小于所述pmos区101p中沟道层211的高宽比h/w。
31.由于沟道层211中被栅极结构701所覆盖的顶部、底部和侧壁用来作为沟道，在pmos中，载流子在沟道层211侧壁的迁移率大于其在沟道层211顶部的迁移率，通过使所述nmos区101n中沟道层211的高度h小于所述pmos区101p中沟道层211的高度h，增大所述pmos区101p沟道层211的侧壁尺寸，从而有利于增大所述pmos的工作电流。
32.相应的，在pmos区101p中沟道层211的高度h满足pmos的性能需求的情况下，易于通过调整所述沟道层211的宽度w，使得所述沟道层211的宽度w能够满足nmos的性能需求。其中，在nmos中，载流子在沟道层211顶部的迁移率大于其在沟道层211侧壁的迁移率，因此，在nmos区101n中，能够通过增大所述沟道层211的宽度w，相应增大所述沟道层211的顶部尺寸，从而有利于增大所述nmos的工作电流。
33.作为一种示例，所述nmos区101n中沟道层211的宽度w大于所述pmos区101p中沟道层211的宽度w。在nmos中，载流子在沟道层211顶部的迁移率大于其在沟道层211侧壁的迁移率，通过增大所述nmos区101n沟道层211的顶部尺寸，从而有利于增大所述nmos的工作电流。
34.本实施例中，根据晶体管的性能需求，所述沟道层211的尺寸也可以满足以下条件：所述nmos区101n中沟道层211的宽度w等于所述pmos区101p中沟道层211的宽度w，所述nmos区101n中沟道层211的高度h小于所述pmos区101p中沟道层211的高度h。
35.由于沟道层211中被栅极结构701所覆盖的顶部、底部和侧壁用来作为沟道，在nmos中，载流子在沟道层211顶部的迁移率大于其在沟道层211侧壁的迁移率，在pmos中，载流子在沟道层211侧壁的迁移率大于其在沟道层211顶部的迁移率，所述nmos区101n中沟道层211的宽度w等于所述pmos区101p中沟道层211的宽度w，所述nmos区101n中沟道层211的高度h小于所述pmos区101p中沟道层211的高度h，则对于nmos区101n，相比于所述沟道层211的侧壁尺寸，有针对性地增加了所述沟道层211的顶部尺寸，从而有利于增大所述nmos的工作电流，对于pmos区101p，相比于所述沟道层211的顶部尺寸，有针对性地增加了所述沟道层211的侧壁尺寸，从而有利于增大所述pmos的工作电流。
36.在其他实施例中，根据晶体管的性能需求，也可以为：所述nmos区中沟道层的宽度大于所述pmos区中沟道层的宽度，所述nmos区中沟道层的高度小于所述pmos区中沟道层的高度。其中，通过有针对性地增加nmos区中沟道层的宽度，并增大沟道层的高度，从而能够同时满足nmos和pmos的性能需求。
37.在所述nmos区101n中，所述沟道层211的高宽比h/w不能过大，也不能过小。由于沟道层211中被栅极结构701所覆盖的顶部、底部和侧壁用来作为沟道，在nmos中，载流子在沟道层211顶部和底部的迁移率大于其在沟道层211侧壁的迁移率，如果所述沟道层211的高宽比h/w过大，则所述沟道层211的高度h过大而宽度w过小，导致所述沟道层211的顶部尺寸和底部尺寸过小，从而难以增大所述nmos的工作电流，难以提高所述半导体结构的性能；如果所述沟道层211的高宽比h/w过小，则所述沟道层211的高度h过小而宽度w过大，使得所述沟道层211过薄，增加了工艺难度，同时增加了所述沟道层211发生断裂的危险，影响了所述半导体结构的性能。因此，本实施例中，在所述nmos区101n中，所述沟道层211的高宽比h/w为1:6至1:1。
38.在所述pmos区101p中，所述沟道层211的高宽比h/w不能过大，也不能过小。如果所述沟道层211的高宽比h/w过大，则所述沟道层211的高度h过大而宽度w过小，使得所述沟道层211过窄，增加了形成所述沟道层211的工艺难度，影响了所述半导体结构的性能；由于沟道层211中被栅极结构701所覆盖的顶部、底部和侧壁用来作为沟道，在pmos中，载流子在沟道层211侧壁的迁移率大于其在沟道层211顶部的迁移率，如果所述沟道层211的高宽比h/w过小，则所述沟道层211的高度h过小而宽度w过大，导致所述沟道层211的侧壁尺寸过小，从而难以增大所述pmos的工作电流，难以提高所述半导体结构的性能。因此，本实施例中，在所述pmos区101p中，所述沟道层211的高宽比h/w为1:3至3:1。
39.本实施例中，所述nmos区101n中沟道层211的层数等于所述pmos区101p中沟道层211的层数。
40.所述nmos区101n中沟道层211的层数等于所述pmos区101p中沟道层211的层数，有
利于在形成所述沟道层211的制程中，所述nmos区101n中沟道层211和所述pmos区101p中沟道层211在同一步骤中形成，简化了工艺流程，提高了工艺效率。
41.本实施例中，所述沟道层211的层数为1层至5层。所述沟道层211的层数不能过多，如果所述沟道层211的层数过多，则大大增加了形成所述沟道层211的工艺困难，且容易造成不必要的工艺浪费。因此，本实施例中，所述沟道层211的层数为1层至5层。
42.本实施例中，在所述沟道层211延伸方向的垂直面上，所述沟道层211的形貌包括矩形或梯形，即所述沟道层的侧壁与所述基底表面垂直或具有夹角。
43.所述沟道层211的形貌包括矩形或梯形，则所述沟道层211的形貌在工艺上易于形成，且所述矩形或梯形都为四边形，能够较好地将所述沟道层211的顶部和侧壁暴露，并与栅极结构701接触。
44.本实施例中，所述沟道层211的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半导体材料。本实施例中，所述沟道层211的材料为硅。
45.需要说明的是，在本实施例中，所述沟道层211和衬底101的材料相同，在其他实施例中，所述沟道层和衬底的材料还可以不相同。
46.本实施例中，所述栅极结构701横跨所述沟道层结构241，并环绕覆盖所述沟道层211的部分顶部、部分底部和部分侧壁，增大了所述沟道层结构211用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
47.本实施例中，所述半导体结构还包括：栅介质层711，位于所述nmos区101n和pmos区101p中，且环绕覆盖所述沟道层211的部分顶部和部分侧壁。
48.所述栅介质层711的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、sio2和la2o3中的一种或多种。本实施例中，所述栅介质层711的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
49.本实施例中，所述栅极结构701为器件栅极结构，用于控制晶体管的沟道的开启或关断。
50.本实施例中，所述栅极结构701包括金属栅极结构。
51.本实施例中，所述金属栅极结构包括功函数层(未标示)、以及位于功函数层上的栅电极层(未标示)。
52.所述功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，所述功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，所述功函数层为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
53.所述栅电极层用于将金属栅极结构的电性引出。本实施例中，所述栅电极层的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。
54.在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
55.相应的，本发明实施例还提供一种半导体结构的形成方法。
56.图3至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
57.参考图3，提供衬底100，包括nmos区100n和pmos区100p，所述nmos区100n用于形成
nmos晶体管，所述pmos区100p用于形成pmos晶体管。
58.所述衬底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，gaa)晶体管。所述全包围栅极晶体管包括纳米片晶体管(nanosheet fet)和纳米线晶体管(nanowire fet)。
59.本实施例中，所述衬底100的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
60.结合参考图3至图14，在所述nmos区101n和pmos区101p的衬底100上形成分立的沟道结构250，所述沟道结构250包括一个或多个堆叠的沟道叠层200，每个所述沟道叠层200包括牺牲层220以及位于所述牺牲层220上的沟道层210，所述nmos区101n中沟道层210的高宽比h/w小于所述pmos区101p中沟道层210的高宽比h/w，沿所述沟道结构250的延伸方向上，所述沟道结构250包括沟道区。
61.在半导体结构中，由于沟道层210中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，并且，由于晶向和晶面结合产生的物理现象，在nmos中，载流子在沟道层210顶部和底部的迁移率大于其在沟道层210侧壁的迁移率，在pmos中，载流子在沟道层210侧壁的迁移率大于其在沟道层210顶部和底部的迁移率，因此，在nmos区101n中，通过使所述沟道层210的高宽比h/w较小，以便于增大所述沟道层210的宽度w，相应增大所述沟道层210的顶部和底部尺寸，从而有利于增大所述nmos的工作电流，而在pmos区101p中，通过使所述沟道层210的高宽比h/w较大，以便于增大所述沟道层210的高度h，相应增大所述沟道层210的侧壁尺寸，从而有利于增大所述pmos的工作电流，综上，通过本发明实施例所述方案，易于同时满足nmos和pmos的性能需求，从而提高了半导体结构的性能。
62.所述沟道结构250用于形成所述沟道层210，所述沟道层210用于作为半导体结构的沟道，所述牺牲层220用于为后续实现所述沟道层210的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。后续制程中，去除所述牺牲层220，使得沟道层210悬空，在所述沟道层210与所述衬底100之间，以及相邻所述沟道层210之间形成栅极结构。
63.沟道层210中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，本实施例中，所述沟道层210的顶部、底部和侧壁均能够作为沟道，增大了沟道层210中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
64.结合参考图14，图14是任一个沟道结构250的俯视图，沿所述沟道结构250的延伸方向上，所述沟道结构250包括沟道区250a。所述沟道区250a的沟道层210用于作为晶体管的沟道。
65.本实施例中，根据晶体管的性能需求，所述沟道层210的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半导体材料。本实施例中，所述沟道层210的材料为硅。
66.需要说明的是，在本实施例中，所述沟道层210和衬底100的材料相同，在其他实施例中，所述沟道层和衬底的材料还可以不相同。
67.所述牺牲层220和沟道层210的材料之间具有刻蚀选择比，从而有利于后续去除所述牺牲层220，并减少对沟道层210的损伤。具体地，所述牺牲层220的材料包括硅、锗或锗化硅。
68.本实施例中，所述沟道层210的材料为硅，因此，所述牺牲层220的材料包括锗化硅。所述锗化硅与硅能形成较大的刻蚀选择比。
69.需要说明的是，所述半导体结构还可以包括：鳍部(图未示)，位于所述衬底100上；隔离层(图未示)，位于所述鳍部露出的衬底100上，且覆盖所述鳍部的侧壁。相应的，沟道结构250位于所述隔离层上。其中，所述隔离层可以为浅沟槽隔离结构。
70.本实施例中，形成所述沟道结构250的步骤中，所述nmos区100n中沟道层210的高度h小于所述pmos区100p中沟道层210的高度h，从而使得所述nmos区100n中沟道层210的高宽比h/w小于所述pmos区100p中沟道层210的高宽比h/w。
71.由于沟道层210中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，在pmos中，载流子在沟道层210侧壁的迁移率大于其在沟道层210顶部的迁移率，通过使所述nmos区100n中沟道层210的高度h小于所述pmos区100p中沟道层210的高度h，增大所述pmos区100p沟道层210的侧壁尺寸，从而有利于增大所述pmos的工作电流。
72.相应的，在pmos区100p中沟道层210的高度h满足pmos的性能需求的情况下，易于通过调整所述沟道层210的宽度w，使得所述沟道层210的宽度w能够满足nmos的性能需求。其中，在nmos中，载流子在沟道层210顶部和底部的迁移率大于其在沟道层210侧壁的迁移率，因此，在nmos区100n中，能够通过增大所述沟道层210的宽度w，相应增大所述沟道层210的顶部和底部尺寸，从而有利于增大所述nmos的工作电流。
73.作为一种示例，所述nmos区100n中沟道层210的宽度w大于所述pmos区100p中沟道层210的宽度w。在nmos中，载流子在沟道层210顶部和底部的迁移率大于其在沟道层210侧壁的迁移率，通过增大所述nmos区100n沟道层210的顶部和底部尺寸，从而有利于增大所述nmos的工作电流。
74.本实施例中，根据晶体管的性能需求，所述沟道层210的尺寸也可以满足以下条件：所述nmos区100n中沟道层210的宽度w等于所述pmos区100p中沟道层210的宽度w，所述nmos区100n中沟道层210的高度h小于所述pmos区100p中沟道层210的高度h。
75.由于沟道层210中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，在nmos中，载流子在沟道层210顶部的迁移率大于其在沟道层210侧壁的迁移率，在pmos中，载流子在沟道层210侧壁的迁移率大于其在沟道层210顶部的迁移率，所述nmos区100n中沟道层210的宽度w等于所述pmos区100p中沟道层210的宽度w，所述nmos区100n中沟道层210的高度h小于所述pmos区100p中沟道层210的高度h，则对于nmos区100n，相比于所述沟道层210的侧壁尺寸，有针对性地增加了所述沟道层210的顶部尺寸，从而有利于增大所述nmos的工作电流，对于pmos区100p，相比于所述沟道层210的顶部尺寸，有针对性地增加了所述沟道层210的侧壁尺寸，从而有利于增大所述pmos的工作电流。
76.在其他实施例中，根据晶体管的性能需求，也可以为：所述nmos区中沟道层的宽度大于所述pmos区中沟道层的宽度，所述nmos区中沟道层的高度小于所述pmos区中沟道层的高度。其中，通过有针对性地增加nmos区中沟道层的宽度，并增大沟道层的高度，从而能够同时满足nmos和pmos的性能需求。
77.在所述nmos区100n中，所述沟道层210的高宽比h/w不能过大，也不能过小。由于沟道层210中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，在nmos中，载流子在沟道层210顶部的迁移率大于其在沟道层210侧壁的迁移率，如果所述沟道层210的高宽比h/w过
大，则所述沟道层210的高度h过大而宽度w过小，导致所述沟道层210的顶部尺寸过小，从而难以增大所述nmos的工作电流，难以提高所述半导体结构的性能；如果所述沟道层210的高宽比h/w过小，则所述沟道层210的高度h过小而宽度w过大，使得所述沟道层210过薄，增加了工艺难度，同时增加了所述沟道层210发生断裂的危险，影响了所述半导体结构的性能。因此，本实施例中，在所述nmos区100n中，所述沟道层210的高宽比h/w为1:6至1:1。
78.在所述pmos区100p中，所述沟道层210的高宽比h/w不能过大，也不能过小。如果所述沟道层210的高宽比h/w过大，则所述沟道层210的高度h过大而宽度w过小，使得所述沟道层210过窄，增加了形成所述沟道层210的工艺难度，影响了所述半导体结构的性能；由于沟道层210中被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，在pmos中，载流子在沟道层210侧壁的迁移率大于其在沟道层210顶部的迁移率，如果所述沟道层210的高宽比h/w过小，则所述沟道层210的高度h过小而宽度w过大，导致所述沟道层210的侧壁尺寸过小，从而难以增大所述pmos的工作电流，难以提高所述半导体结构的性能。因此，本实施例中，在所述pmos区100p中，所述沟道层210的高宽比h/w为1:3至3:1。
79.本实施例中，所述nmos区100n中沟道层210的层数等于所述pmos区100p中沟道层210的层数。
80.所述nmos区100n中沟道层210的层数等于所述pmos区100p中沟道层210的层数，有利于在形成所述沟道层210的制程中，所述nmos区100n中沟道层210和所述pmos区100p中沟道层210在同一步骤中形成，简化了工艺流程，提高了工艺效率。
81.本实施例中，所述沟道层210的层数为1层至5层。所述沟道层210的层数不能过多，如果所述沟道层210的层数过多，则大大增加了形成所述沟道层210的工艺困难，且容易造成不必要的工艺浪费。因此，本实施例中，所述沟道层210的层数为1层至5层。
82.具体地，结合参考图3至图5，形成所述沟道结构250的步骤包括：在所述衬底100上形成沟道结构材料层(未标示)，包括一个或多个堆叠的沟道材料叠层130，每个所述沟道材料叠层130包括牺牲材料层120以及位于所述牺牲材料层120上的沟道材料层110，所述nmos区100n的沟道材料层110高度h1小于所述pmos区100p的沟道材料层高度h2。
83.所述沟道结构材料层用于形成所述沟道结构250，所述沟道材料叠层130用于形成沟道叠层200，所述牺牲材料层120用于形成牺牲层220，所述沟道材料层110用于形成沟道层210，所述nmos区100n的沟道材料层110高度h1小于所述pmos区100p的沟道材料层高度h2，有利于后续形成的所述nmos区100n中沟道层210的高度h小于所述pmos区100n中沟道层210的高度h。
84.本实施例中，所述沟道材料层110的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述沟道材料层110的材料为硅，用于后续直接形成沟道层210。
85.本实施例中，所述牺牲材料层120的材料包括锗化硅，用于后续直接形成牺牲层220。
86.本实施例中，进行一次或多次膜层形成处理，在所述衬底100上形成沟道结构材料层。所述膜层形成处理的次数与沟道材料叠层130的层数相等，所述膜层形成处理与沟道材料叠层130一一对应，即每次膜层形成处理用于在所述衬底100表面法线方向上，在所述nmos区100n和pmos区100p形成一层沟道材料叠层130。
87.每个所述沟道材料叠层130包括牺牲材料层120以及位于所述牺牲材料层120上的
沟道材料层110，因此，通过进行一次或多次膜层形成处理，以调整所述nmos区100n中每个沟道材料叠层130的沟道材料层110高度h1，从而使得所述nmos区100n的沟道材料层110高度h1小于所述pmos区100p的沟道材料层高度h2。
88.所述一次或多次膜层形成处理用于定义所述nmos区100n和pmos区100p沟道材料层110的膜层高度。
89.结合参考图3和图4，所述膜层形成处理包括：在所述衬底100上形成牺牲材料层120以及覆盖所述牺牲材料层120的初始沟道材料层140；减薄所述nmos区100n中的所述初始沟道材料层140，形成所述沟道材料层110。
90.减薄所述nmos区100n中的所述初始沟道材料层140，用于减小形成于nmos区100n中的沟道材料层110的高度h1，达到所述nmos区100n的沟道材料层110高度h1小于所述pmos区100p的沟道材料层高度h2的效果，从而使得形成的所述nmos区100n中沟道层210的高度h小于所述pmos区100n中沟道层210的高度h。
91.具体地，参考图3，在所述膜层形成处理的过程中，减薄所述nmos区100n中的所述初始沟道材料层140的步骤包括：在所述pmos区100p的初始沟道材料层140上形成保护层230，所述保护层230露出所述nmos区100n的初始沟道材料层140。
92.所述保护层230用于遮盖所述pmos区100p的初始沟道材料层140，减小减薄所述nmos区100n中的所述初始沟道材料层140的过程对所述pmos区100p的初始沟道材料层140的损伤。
93.所述保护层230包括光刻胶，所述光刻胶能够较好地遮盖所述pmos区100p的初始沟道材料层140。
94.参考图4，去除所述保护层230露出的部分厚度的所述初始沟道材料层140，用于形成沟道材料层110，达到所述nmos区100n的沟道材料层110高度h1小于所述pmos区100p的沟道材料层高度h2的效果。
95.本实施例中，去除所述保护层230露出的部分厚度的所述初始沟道材料层140后，去除所述保护层230，用于为后续堆叠沟道材料叠层130或形成掩膜层做准备。
96.本实施例中，采用原子层沉积工艺形成所述牺牲材料层120和初始沟道材料层140。
97.所述原子层沉积工艺形成的所述牺牲材料层120和初始沟道材料层140厚度均匀性好，且在进行一次膜层形成处理之后，所述nmos区100n和pmos区100p之间容易产生台阶形貌，而所述原子层沉积工艺具有良好的台阶覆盖(step coverage)能力，因此，采用原子层沉积工艺有利于在每次进行膜层形成处理之后形成堆叠的沟道材料叠层130。
98.本实施例中，所述减薄所述nmos区100n中的所述初始沟道材料层140的步骤包括：采用干法刻蚀工艺，刻蚀去除所述nmos区100n中的部分厚度的所述初始沟道材料层140。
99.所述干法刻蚀具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对所述pmos区100p中初始沟道材料层140的损伤，同时，所述干法刻蚀工艺刻蚀效果的可控性较高，从而能够较好地控制去除部分厚度的所述初始沟道材料层140的厚度，满足工艺需求。
100.需要说明的是，图3和图4仅示出形成一个沟道材料叠层130的过程，形成多个沟道材料叠层130只需在形成所述沟道材料叠层130后，继续在所述沟道材料叠层130上重复图3
和图4的步骤即可。参考图5，图5示出了完成所有膜层形成处理后，形成的沟道结构材料层。
101.结合参考图6至图13，图形化所述沟道结构材料层，形成沟道结构250，且在所述图形化的过程中，将所述牺牲材料层120图形化为牺牲层220，将所述沟道材料层110图形化为沟道层210。
102.本实施例中，所述nmos区100n中沟道层210的宽度w大于或等于所述pmos区100p中沟道层210的宽度w。
103.通过使所述nmos区100n中沟道层210的宽度w大于所述pmos区100p中沟道层210的宽度w，增大所述nmos区100n沟道层210的顶部和底部尺寸，从而有利于增大所述nmos的工作电流。
104.本实施例中，采用干法刻蚀工艺形进行所述图形化处理。
105.所述干法刻蚀具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对图形化过程中对其他膜层的损伤，同时，所述干法刻蚀工艺能够获得较佳的刻蚀剖面，从而能够较好地控制图形化后形成的所述沟道层210的宽度w和形貌，满足工艺需求。
106.结合参考图6至图12，图形化所述沟道结构材料层的步骤包括：在所述nmos区100n和pmos区100p的沟道结构材料层上形成掩膜层310，且所述nmos区100n中掩膜层310的宽度d大于或等于所述pmos区100p中掩膜层310的宽度d。
107.所述掩膜层310用于作为形成所述沟道结构250的刻蚀掩膜。
108.所述nmos区100n中掩膜层310的宽度d，可以全部大于所述pmos区100p中掩膜层310的宽度d，也可以部分大于所述pmos区100p中掩膜层310的宽度d、部分等于所述pmos区100p中掩膜层310的宽度d，也可以全部等于所述pmos区100p中掩膜层310的宽度d。
109.所述nmos区100n中掩膜层310的宽度d大于所述pmos区100p中掩膜层310的宽度d，用于使形成的所述nmos区100n中沟道层210的宽度w大于所述pmos区100p中沟道层210的宽度w，从而有利于增大所述nmos的工作电流。
110.所述nmos区100n中掩膜层310的宽度d等于所述pmos区100p中掩膜层310的宽度d，用于使形成的所述nmos区100n中沟道层210的宽度w部分等于所述pmos区100p中沟道层210的宽度w，而由前述可知，所述nmos区100n中沟道层210的高度h小于所述pmos区100p中沟道层210的高度h，因此，即使所述nmos区100n中掩膜层310的宽度d等于所述pmos区100p中掩膜层310的宽度d，则对于nmos区100n，相比于所述沟道层210的侧壁尺寸，有针对性地增加了所述沟道层210的顶部尺寸，从而有利于增大所述nmos的工作电流，对于pmos区100p，相比于所述沟道层210的顶部尺寸，有针对性地增加了所述沟道层210的侧壁尺寸，从而有利于增大所述pmos的工作电流。
111.本实施例中，所述掩膜层310为非金属掩膜层，所述掩膜层310的材料包括氧化硅和氮化硅中的一种或多种，即所述掩膜层310可以为单层结构或叠层结构。作为一种示例，所述掩膜层310的材料为氮化硅，即所述掩膜层310为单层结构。
112.本实施例中，以采用自对准四重图形(self-aligned quadruple patterning，saqp)工艺形成所述掩膜层310，以满足特征尺寸不断减小的需求。
113.具体地，参考图6和图7，形成所述掩膜层310的方法包括：在所述沟道结构材料层上形成由下而上依次堆叠的掩膜材料层300、底部核心材料层400和顶部核心材料层500。
114.所述掩膜材料层300用于形成掩膜层310，所述底部核心材料层400用于形成第二
核心层，所述顶部核心材料层500用于形成第一核心层。
115.需要说明的是，如图6所示，由于所述膜层形成处理，在所述nmos区100n和pmos区100p的交界处，所述沟槽结构材料层顶部会出现台阶形貌，为了有利于后续制程的精准性，形成的所述掩膜材料层300覆盖所述台阶并顶部齐平。
116.所述底部核心材料层400的材料包括无定形硅、氮化硅、无定形锗、氧化硅、氮氧化硅、氮化碳、多晶硅、碳化硅、碳氮化硅或碳氮氧化硅。所述顶部核心材料层500的材料包括无定形硅、氮化硅、无定形锗、氧化硅、氮氧化硅、氮化碳、多晶硅、碳化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述底部核心材料层400的材料为无定形硅，所述顶部核心材料层500的材料为氮化硅。
117.参考图8，图形化所述顶部核心材料层500，形成分立的第一核心层510。
118.后续在第一核心层510的侧壁形成第一侧墙，所述第一核心层510用于后续形成第一侧墙起到支撑作用。第一核心层510的线宽、以及相邻第一核心层510的间隔还用于定义后续相邻第一侧墙的间隔。
119.继续参考图8，在所述第一核心层510侧壁形成第一侧墙610。
120.所述第一侧墙610用于作为后续刻蚀底部核心材料层400以形成第二核心层的刻蚀掩膜。
121.本实施例中，形成所述第一侧墙610的步骤包括：形成保形覆盖所述第一核心层510的顶部和侧壁、以及所述底部核心材料层400的顶部的第一侧墙材料层(图未示)，去除位于所述第一核心层510顶部和所述底部核心材料层400顶部的第一侧墙材料层，保留位于所述第一核心层510侧壁的第一侧墙材料层作为第一侧墙610。
122.本实施例中，采用原子层沉积工艺形成第一侧墙材料层，有利于提高第一侧墙材料层的保形覆盖能力，还有利于提高第一侧墙材料层的厚度均匀性，并降低精确控制第一侧墙材料层厚度的难度，相应提高第一侧墙610的线宽均一性。
123.本实施例中，采用各向异性的干法刻蚀工艺去除位于所述第一核心层510顶部和所述底部核心材料层400顶部的第一侧墙材料层。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，从而能够在无掩膜的情况下，将所述第一核心层510顶部和所述底部核心材料层400顶部的第一侧墙材料层去除，同时使得所述第一核心层510侧壁的第一侧墙材料层被保留。
124.所述第一侧墙610的材料包括氧化钛、氮化钛、氧化硅、氮化硅或氧化铝。本实施例中，第一侧墙610的材料为氧化钛。后续还需在去除所述第一核心层510并保留所述第一侧墙610，则所述氧化钛材料与无定型硅材料具有较大的刻蚀选择性，有利于第一侧墙610在后续去除第一核心层510的步骤中被保留。
125.参考图9，形成所述第一侧墙610后，去除所述第一核心层510。
126.本实施例中，采用湿法刻蚀工艺去除所述第一核心层510。所述湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比。
127.参考图10，去除所述第一核心层510后，以所述第一侧墙610为掩膜，图形化所述底部核心材料层400，形成分立的第二核心层410。
128.后续在第二核心层410的侧壁形成第二侧墙，所述第二核心层410用于后续形成第一侧墙起到支撑作用。第二核心层410的线宽、以及相邻第二核心层410的间隔还用于定义
后续相邻第二侧墙的间隔。
129.本实施例中，在所述第二核心层410侧壁形成第二侧墙620，其中，在所述nmos区100n中，至少部分的所述第二核心层410相对侧壁上的所述第二侧墙620相接触。
130.所述第二侧墙620用于作为后续形成所述掩膜层310的刻蚀掩膜。
131.在所述nmos区100n中，相接触的所述第二侧墙620用于增大所述第二侧墙620的宽度，从而增大形成的所述掩膜层310的宽度d；所述第二侧墙620还可以包括未接触的第二侧墙620，用于形成的所述nmos区100n中掩膜层310的宽度d部分等于所述pmos区100p中掩膜层310的宽度d。
132.本实施例中，形成所述第二侧墙620的步骤包括：形成保形覆盖所述第二核心层410的顶部和侧壁、以及所述掩膜材料层300的顶部的第二侧墙材料层(图未示)，去除位于所述第二核心层410顶部和所述掩膜材料层300顶部的第二侧墙材料层，保留位于所述第二核心层410侧壁的第二侧墙材料层作为第二侧墙620。
133.本实施例中，采用原子层沉积工艺形成第二侧墙材料层，有利于提高第二侧墙材料层的保形覆盖能力，还有利于提高第二侧墙材料层的厚度均匀性，并降低精确控制第二侧墙材料层厚度的难度，相应提高第二侧墙620的线宽均一性。
134.本实施例中，采用各向异性的干法刻蚀工艺去除位于所述第二核心层410顶部和所述掩膜材料层300顶部的第二侧墙材料层。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，从而能够在无掩膜的情况下，将所述第二核心层410顶部和所述掩膜材料层300顶部的第二侧墙材料层去除，同时使得所述第二核心层410侧壁的第二侧墙材料层被保留。
135.所述第二侧墙620的材料包括氧化钛、氮化钛、氧化硅、氮化硅或氧化铝。本实施例中，第二侧墙620的材料为氧化钛。后续还需在去除所述第二核心层410并保留所述第二侧墙620，则所述氧化钛材料与氧化硅材料具有较大的刻蚀选择性，有利于第二侧墙620在后续去除第二核心层410的步骤中被保留。
136.需要说明的是，由于至少部分的所述第二核心层410相对侧壁上的所述第二侧墙620相接触，则本实施例中，以相接触的第二侧墙620作为第一类侧墙，剩余的第二侧墙620作为第二类侧墙，根据相邻第二核心层410的间隔，所述第一类侧墙的宽度大于或等于所述第二类侧墙的宽度。其中，当相邻第二核心层410的间隔小于或等于2倍的所述第二类侧墙的宽度时，所述第二核心层410相对侧壁上的所述第二侧墙620能够相接触。
137.因此，以第二类侧墙(即未相接触的所述第二侧墙620)的宽度为初始尺寸，所述第一类侧墙(即相接触的第二侧墙620)的宽度尺寸为一倍的初始尺寸至两倍的初始尺寸，从而形成的所述掩膜层310的宽度尺寸为一倍的初始尺寸至两倍的初始尺寸，进而形成的所述沟道层210的宽度尺寸为一倍的初始尺寸至两倍的初始尺寸。
138.作为一种示例，形成所述第二侧墙620后，即形成了所述第一类侧墙，也形成了所述第二类侧墙。
139.参考图11，形成所述第二侧墙620后，去除所述第二核心层410。
140.本实施例中，采用湿法刻蚀工艺去除所述第二核心层410。所述湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比。
141.参考图12，去除所述第二核心层410后，以所述第二侧墙620为掩膜，图形化所述掩膜材料层300，形成分立的掩膜层310。
142.所述掩膜层310用于作为形成沟道结构250的刻蚀掩膜。
143.结合参考图13和图14，以所述掩膜层310为掩膜，图形化所述沟道结构材料层，形成沟道结构250。
144.以所述掩膜层620为掩膜有利于控制形成的所述沟道结构250的宽度w尺寸。
145.本实施例中，在所述沟道层210延伸方向的垂直面上，所述沟道层210的形貌包括矩形。在其他实施例中，所述沟道层的形貌还可以为梯形，即所述沟道层侧壁与所述衬底表面的垂直或具有夹角。
146.所述沟道层210的形貌包括矩形或梯形，则所述沟道层210的形貌在工艺上易于形成，且所述矩形或梯形都为四边形，能够较好地将所述沟道层210的顶部和侧壁暴露，并与栅极结构接触。
147.需要说明的是，采用刻蚀工艺图形化所述沟道结构材料层，形成沟道结构250的过程中，可以调节刻蚀参数，使所述沟道结构250的侧壁与所述衬底100表面之间的外夹角为钝角，形成梯形形貌的所述沟道层210。
148.本实施例中，所述形成方法还包括：在形成所述沟道结构250之后，去除所述掩膜层310。
149.参考图15，去除所述沟道区250a的牺牲层220。
150.去除所述沟道区的牺牲层220，实现所述沟道层210的悬空设置，也用于为形成栅极结构提供空间位置。
151.本实施例中，采用湿法刻蚀去除所述牺牲层220。所述湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在去除所述牺牲层220的过程中，减小对所述沟道层210的损伤。
152.本实施例中，去除所述沟道区的牺牲层220之前，所述形成方法还包括：在所述衬底100上形成伪栅结构(未示出)，所述伪栅结构横跨所述沟道区的沟道结构250，且覆盖所述沟道结构250的部分顶部和部分侧壁；去除所述伪栅结构。
153.所述伪栅结构为后续形成栅极结构占据空间位置。
154.本实施例中，去除所述沟道区的牺牲层220的步骤包括：去除所述伪栅结构后，去除所述伪栅结构位置处的牺牲层220。
155.去除所述伪栅结构用于为后续形成栅极结构提供空间位置，同时，露出所述牺牲层220，为去除所述牺牲层220做准备。
156.继续参考图15，去除所述沟道区的牺牲层220后，在所述沟道区250a中，形成环绕覆盖所述沟道层210的栅介质层710。
157.所述栅介质层710的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、al2o3、sio2和la2o3中的一种或多种。本实施例中，所述栅介质层710的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
158.继续参考图15，在所述衬底100上形成横跨所述沟道层210的栅极结构700，所述栅极结构700环绕覆盖所述栅介质层710。
159.本实施例中，所述栅极结构700环绕覆盖所述栅介质层710，所述栅介质层710环绕覆盖所述沟道层210的部分顶部、部分底部和部分侧壁，则所述栅极结构700环绕覆盖所述
沟道层210的部分顶部、部分底部和部分侧壁，增大了所述沟道层结构210用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
160.本实施例中，所述栅极结构700为器件栅极结构，用于控制晶体管的沟道的开启或关断。
161.本实施例中，所述栅极结构700包括金属栅极结构。
162.本实施例中，所述金属栅极结构包括功函数层(未标示)、以及位于功函数层上的栅电极层(未标示)。
163.所述功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，所述功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，所述功函数层为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
164.所述栅电极层用于将金属栅极结构的电性引出。本实施例中，所述栅电极层的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。
165.在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
166.本实施例中，去除所述伪栅结构以及所述伪栅结构位置处的牺牲层220后，在所述伪栅结构的位置处形成所述栅极结构700。
167.用所述伪栅结构和伪栅结构位置处的牺牲层220定义所述栅极结构700的位置，有利于形成所述栅极结构的工艺精准性。
168.图16至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
169.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：形成宽度尺寸大于两倍初始尺寸、以及宽度尺寸小于一倍初始尺寸的沟道层。
170.参考图16，形成所述掩膜层312的方法还包括：在去除所述第二核心层(未示出)之后，在所述nmos区102n的掩膜材料层302上形成光刻胶632，所述光刻胶632覆盖部分或全部相接触的所述第二侧墙622的侧壁。
171.由前述实施例可知，所述第二侧墙620的宽度尺寸为一倍初始尺寸至两倍初始尺寸，在需要形成宽度尺寸大于两倍初始尺寸的情况下，在部分或全部相接触的所述第二侧墙622的侧壁形成光刻胶632，用于增加相接触的所述第二侧墙622的宽度，从而增加后续形成的掩膜层的宽度，以满足更多的工艺需求，进而增加后续形成的沟道层的宽度，进一步增加所述nmos区102n的工作电流。
172.具体地，通过光刻胶材料的涂布、曝光和显影，从而在目标位置形成光刻胶632。形成光刻胶632的制程对第二侧墙622和掩膜材料层302的损伤较小。
173.需要说明的是，在部分或全部相接触的所述第二侧墙622的侧壁形成光刻胶632的过程中，所述光刻胶也可以覆盖部分或全部相接触的所述第二侧墙622的顶部。
174.继续参考图16，形成所述掩膜层312的方法还包括：去除所述第二核心层之后，在所述pmos区102p中，去除部分或全部的所述第二侧墙622的部分宽度。
175.由前述实施例可知，所述第二侧墙620的宽度尺寸为一倍初始尺寸至两倍初始尺寸，在需要形成宽度尺寸小于一倍初始尺寸的情况下，去除部分或全部的所述第二侧墙622的部分宽度，以缩小部分或全部的所述第二侧墙622的宽度，相应用于减小部分或全部的所
述第二侧墙622的宽度，从而减小后续形成掩膜层的宽度，以满足更多的工艺需求，进而减小后续形成的沟道层的宽度，进而增加了所述pmos区102p沟道层的高宽比，增加了所述半导体结构的性能。
176.本实施例中，去除部分或全部的所述第二侧墙622的部分宽度后，获得宽度缩小后的第二侧墙622(如图16中虚线圈所示)。
177.本实施例中，采用干法刻蚀去除部分或全部的所述第二侧墙622的部分宽度，所述干法刻蚀具有各向异性刻蚀的特性，能够减少刻蚀去除的过程对掩模材料层302的损伤，同时，干法刻蚀工艺刻蚀效果的可控性较高，能够较精准地控制去除所述第二侧墙622的部分宽度的尺寸。
178.具体地，形成遮盖层(未示出)，遮盖所述pmos区102p中无需进行缩减宽度的第二侧墙622、以及nmos区102n，露出pmos区102p需要进行缩减宽度的第二侧墙622；去除露出的第二侧墙622的部分宽度。
179.结合参考图16和图17，以所述第二侧墙622和光刻胶632共同作为掩膜，图形化所述掩膜材料层302，形成分立的掩膜层312。
180.以所述第二侧墙622和光刻胶632共同作为掩膜，形成的所述掩膜层312的宽度尺寸既可以为一倍初始尺寸至两倍初始尺寸，也可以为小于一倍初始尺寸，还可以为大于两倍初始尺寸，满足了不同的工艺需求，同时，后续形成的沟道层可以进一步提高工作电流，提高所述半导体结构的性能。
181.对本实施例所述形成方法的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。
182.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。