半导体器件及其形成方法与流程

1.本技术的实施例涉及半导体器件及其形成方法。


背景技术：

2.铁电材料是指在没有外加电场的情况下仍能保持电极化的材料。铁电材料中的电极化具有滞后效应，使得能够将数据位编码为铁电材料内的极化方向。在铁电隧道结器件中，极化方向的改变引起隧道电阻的改变，这可用于测量电极化方向并提取存储在铁电隧道结中的数据位的值。


技术实现要素：

3.本技术的一些实施例提供了一种半导体器件，包括：至少一个选通铁电存储器单元，包括：介电材料层，设置在衬底上方；金属底部电极；和铁电介电层，与所述金属底部电极的顶面接触；柱状半导体沟道，覆盖在所述铁电介电层上，并通过所述铁电介电层电容耦合到所述金属底部电极；栅极介电层，包括覆盖在所述铁电介电层上的水平栅极介电部分和横向围绕所述柱状半导体沟道的管状栅极介电部分；栅电极带，包括覆盖在所述水平栅极介电部分上的水平栅电极部分和横向围绕所述管状栅极介电部分的管状栅电极部分；以及金属顶部电极，与所述柱状半导体沟道的顶面接触。
4.本技术的另一些实施例提供了一种半导体器件，包括：至少一个二维阵列的选通铁电存储器单元，其中，所述至少一个二维阵列的选通铁电存储器单元中的每个包括：第一金属线，嵌入在第一介电材料层中并沿第一水平方向横向延伸；以及铁电介电层，在所述第一金属线上方连续延伸；二维阵列的柱状半导体沟道，覆盖在所述铁电介电层上，其中，每行柱状半导体沟道沿所述第一水平方向设置并且电容耦合到所述第一金属线中的相应一条；栅极介电层，包括覆盖在所述铁电介电层上的水平栅极介电部分和横向围绕所述柱状半导体沟道的管状栅极介电部分；栅电极带，横向围绕沿所述第二水平方向设置并沿所述第一水平方向彼此横向隔开的相应列的柱状半导体沟道；以及第二金属线，嵌入在第二介电材料层中，沿所述第一水平方向横向延伸，并与相应行的柱状半导体沟道的顶面接触。
5.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在介电材料层的上部内形成沿第一水平方向延伸的第一金属线；在所述第一金属线的顶面上方沉积铁电介电层；在所述铁电介电层上方形成二维阵列的柱状半导体沟道，其中，每行柱状半导体沟道形成在所述第一金属线中的相应一条上方，并且电容耦合到所述第一金属线中的相应一条；在所述二维阵列的柱状半导体沟道上方沉积栅极介电层；在所述栅极介电层上方形成栅电极带，其中，每个栅电极带横向围绕相应列的柱状半导体沟道；以及在所述二维阵列的柱状半导体沟道上方形成第二金属线，其中，每条第二金属线直接形成在相应行的柱状半导体沟道的顶面上。
附图说明
6.当与附图一起阅读时，从下面的详细描述可以最好地理解本发明的实施例。应注意的是，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了论述清楚，各个部件的尺寸可以任意地增加或减小。
7.图1a是根据本公开的实施例的在形成互补金属氧化物半导体(cmos)晶体管、嵌入在介电材料层中的金属互连结构以及连接通孔级(connection
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via
‑
level)的介电材料层之后的示例性结构的垂直截面图。
8.图1b是根据本公开的实施例在形成鳍背侧栅极场效应晶体管阵列期间的第一示例性结构的垂直截面图。
9.图1c是根据本公开的实施例在形成上层金属互连结构之后的第一示例性结构的垂直截面图。
10.图2a是根据本公开的实施例在蚀刻和图案化第一介电材料层中的第一金属线沟槽之后的示例性结构的水平截面图。
11.图2b是沿着图2a的平面b
‑
b’的示例性结构的垂直截面图。
12.图2c是沿着图2a的平面a
‑
a’的示例性结构的垂直截面图。
13.图3a是根据本公开的实施例在第一金属线沟槽中沉积和平坦化导电金属材料以形成第一金属线之后的示例性结构的水平截面图。
14.图3b是沿着图3a的平面b
‑
b’的示例性结构的垂直截面图。
15.图3c是沿着图3a的平面a
‑
a’的示例性结构的垂直截面图。
16.图4a是根据本公开的实施例在第一金属线和衬底上沉积包括铁电介电层和半导体沟道材料层的多个层之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
17.图4b是根据本公开的实施例在第一金属线和衬底上方沉积包括铁电介电层和半导体沟道材料层的多个层之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
18.图5a是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
19.图5b是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
20.图6a是根据本公开的实施例在选通铁电存储器单元的形成的柱状半导体沟道上方沉积栅极介电层之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
21.图6b是根据本公开的实施例在选通铁电存储器单元的形成的柱状半导体沟道上方沉积栅极介电层之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
22.图7a是根据本公开的实施例的在选通铁电存储器单元的形成的柱状半导体沟道和栅极介电层上方沉积导电金属材料层之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
23.图7b是根据本公开的实施例的在选通铁电存储器单元的形成的柱状半导体沟道
和栅极介电层上方沉积导电金属材料层之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
24.图8a是根据本公开的实施例的将导电金属材料层图案化以形成选通铁电存储器单元的字线和栅电极之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
25.图8b是根据本公开的实施例的在将导电金属材料层图案化以形成选通铁电存储器单元的字线和栅电极之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
26.图9a是根据本公开的实施例的在场控垂直电流开关上方沉积第一介电材料层之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
27.图9b是根据本公开的实施例的在场控垂直电流开关上方沉积第一介电材料层之后，沿第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
28.图10a是根据本公开的实施例的在平坦化选通铁电存储器单元的导电金属材料层、栅极介电层和柱状半导体沟道之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
29.图10b是根据本公开的实施例的在平坦化选通铁电存储器单元的导电金属材料层、栅极介电层和柱状半导体沟道之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
30.图11a是根据本公开的实施例的在用于垂直凹进场控垂直电流开关的栅电极带的顶部环形部分的选择性蚀刻工艺之后，沿第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
31.图11b是根据本公开的实施例的在用于垂直凹进场控垂直电流开关的栅电极带的顶部环形部分的选择性蚀刻工艺之后，沿第二水平方向hd2(即，平面a
‑
a’)的示例性结构方垂直截面图。
32.图12a是根据本公开的实施例的在沉积导电金属材料以形成场控垂直电流开关的位线之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。
33.图12b是根据本公开的实施例的在沉积导电金属材料以形成场控垂直电流开关的位线之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
34.图13a是根据本公开的实施例在第一金属线和衬底上方沉积了包括铁电介电层、金属顶部电极层和半导体沟道材料层的多个层之后，沿第一水平方向hd1(即，平面b
‑
b’)的第二可选实施例结构的垂直截面图。
35.图13b是根据本公开的实施例在第一金属线和衬底上方沉积包括铁电介电层、金属顶部电极层和半导体沟道材料层的多个层之后，沿第二水平方向hd2(即，平面a
‑
a’)的第二可选实施例结构的垂直截面图。
36.图14a是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿第一水平方向hd1(即，平面b
‑
b’)的第二可选实施例结构的垂直截面图。
37.图14b是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿第二水平方向hd2(即，平面a
‑
a’)的第二可选实施例结构的垂直截面图。
38.图15a是根据本公开的实施例的在沉积导电金属材料以形成场控垂直电流开关的
位线之后，沿第一水平方向hd1(即，平面b
‑
b’)的第二可选实施例结构的垂直截面图。
39.图15b是根据本公开的实施例的在沉积导电金属材料以形成场控垂直电流开关的位线之后，沿第二水平方向hd2(即，平面a
‑
a’)的第二可选实施例结构的垂直截面图。
40.图16a是根据本公开的各个实施例的示例性半导体存储器件的部分立体图。
41.图16b是图16a的示例性半导体存储器件的俯视示意图。
42.图16c是穿过半导体存储器件的存储器结构截取的图16a的示例性半导体存储器件的截面局部立体图。
43.图16d是图16c的部分p的放大截面图。
44.图17a是根据本公开的第二实施例的半导体存储器件的垂直部分截面立体图。
45.图17b是图17a的部分p的放大截面图。
46.图18是根据本公开的另一实施例的半导体存储器件的部分截面立体图。
47.图19是根据本公开的各个实施例的包括形成半导体存储器件的步骤的流程图。
具体实施方式
48.以下提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下将描述元件和设置的具体示例以简化本发明。当然，这些仅仅是示例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各种示例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或结构之间的关系。
49.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了附图所示的方向之外，空间相对术语旨在涵盖在使用或操作中的器件的不同方向。装置可以以其他方式进行定向(旋转90度或者处于其他方向)，而其中所使用的空间相对描述符可做相应解释。除非另有明确说明，否则假定具有相同附图标记的每个元件具有相同的材料成分并具有相同厚度范围内的厚度。
50.本发明涉及半导体器件，尤其涉及可以与作为存储器单元选择器件的存储器单元器件结合操作的垂直场控电流选择器开关。本公开的各个实施例可以涉及选通铁电存储器件及其形成方法。
51.存储器件包括形成在衬底上的独立起作用的存储器单元的栅格。存储器件可以包括易失性存储器单元或非易失性(nv)存储器单元。新兴的存储器技术寻求以更低的成本存储更多的数据，而不是流行的消费电子产品所使用的成本高昂的硅芯片。在不久的将来，这种新兴的存储器件可以用来取代现有的存储器技术，例如闪存。虽然现有的电阻式随机存取存储器通常足以满足其预期目的，但随着器件不断缩小，它们并不是在所有方面都完全令人满意。例如，新兴的非易失性存储器技术可以包括阻性随机存取存储器(rram或reram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(feram)和相变存储器(pcm)。
52.rram是一种nv ram，它通过改变介电固态材料(通常称为忆阻器)上的电阻来工作。mram是一种在磁畴中存储数据的nv ram。与传统的ram芯片技术不同，mram中的数据不
是以电荷或电流的形式存储，而是通过磁存储元件存储。这些元件是由两个铁磁板组成的，每个铁磁板都可以保持磁化强度，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永久磁铁；另一个板的磁化强度可以改变，以与外部磁场的磁化强度相匹配，以存储存储器。如果绝缘层足够薄(通常只有几纳米)，电子就可以从一个铁磁体隧道进入另一个铁磁体。这种配置称为磁隧道结(mtj)，并且是mram位的最简单结构。
53.铁电ram(feram、f
‑
ram或fram)是结构类似于动态ram(dram)的随机存取存储器，但使用铁电介电层而不是介电材料层来实现非易失性。相变存储器(也称为pcm、pcme、pram、pcram、oum(双向通用存储器)和c
‑
ram或cram(硫属化合物ram)是nv ram的一种。pram利用硫属化合物玻璃的独特行为。在老一代的pcm中，电流通过一般由氮化钛(tin)制成的加热元件产生的热量被用来快速加热和冷却玻璃，使其成为非晶态，或者将其保持在晶化温度范围内一段时间，从而将其切换到晶态。pcm还具有实现多个不同中间状态的能力，从而具有在单个单元中保持多个位的能力。在这些存储器技术中的每一种中，可能需要选择晶体管来激励和选择特定存储器单元以执行读取或写入操作。
54.在一些存储器件中，可以使用cmos晶体管作为选择晶体管。然而，cmos晶体管技术的尺寸限制可能是提高存储器件的尺寸和存储器单元密度的限制因素。这里描述的各个实施例通过在后段制程(beol)中形成选通铁电存储器件来提高尺寸和存储器单元密度。
55.图1a是根据本公开的各个实施例的在形成互补金属氧化物半导体(cmos)晶体管、嵌入在介电材料层中的金属互连结构、以及连接通孔级的介电材料层之后并在形成存储器结构阵列之前的示例性结构的垂直截面图。参考图1a，示出了根据本公开的实施例的示例性结构。该示例性结构包括互补金属氧化物半导体(cmos)晶体管和形成在介电材料层中的金属互连结构。具体地说，第一示例性结构包括包含半导体材料层10的衬底8。衬底8可以包括体半导体衬底，例如其中半导体材料层从衬底8的顶面连续延伸到衬底8的底面的硅衬底，或者包括作为覆盖在埋置绝缘层(例如氧化硅层)上的顶层半导体层的半导体材料层10的绝缘体上半导体层。包括诸如氧化硅的介电材料的浅沟槽隔离结构12可以形成在衬底8的上部。可以在可以被浅沟槽隔离结构12的一部分横向封闭的每个区域内形成合适的掺杂半导体阱，例如p型阱和n型阱。场效应晶体管可以形成在衬底8的顶面上。例如，每个场效应晶体管可以包括有源源极/漏极区域14、半导体沟道15和栅极结构20，半导体沟道15包括在有源源极/漏极区域14之间延伸的衬底8的表面部分。每个栅极结构20可以包括栅极电介质22、栅电极带24、栅极盖电介质28和介电栅极间隔件26。可以在每个有源源极/漏极区域14上形成有源源极/漏极金属半导体合金区域18。虽然平面场效应晶体管在附图中示出，但这里明确地设想了场效应晶体管可以附加地或可选地包括鳍式场效应晶体管(finfet)、全环栅场效应(gaafet)晶体管或任何其他类型的场效应晶体管(fet)的实施例。
56.该示例性结构可以包括存储器阵列区域50和外围区域52，在存储器阵列区域50中可以随后形成存储器元件阵列，在外围区域52中可以形成支持存储器元件阵列的操作的逻辑器件。在一个实施例中，存储器阵列区域50中的器件(例如场效应晶体管)可以包括底部电极存取晶体管，该底部电极存取晶体管提供对随后要形成的存储器单元的底部电极的存取。在该处理步骤中，可以在外围区域52中形成提供对随后要形成的存储器单元的顶部电极的存取的顶部电极存取晶体管。外围区域52中的器件(例如场效应晶体管)可以提供操作随后要形成的存储器单元阵列可能需要的功能。具体地说，外围区域中的器件可以被配置
为控制存储器单元阵列的编程操作、擦除操作和感测(读取)操作。例如，外围区域中的器件可以包括感测电路和/或顶部电极偏置电路。形成在衬底8的顶面上的器件可以包括互补金属氧化物半导体(cmos)晶体管和可选的附加半导体器件(诸如电阻器、二极管、电容器等)，并且统称为cmos电路75。
57.随后可以形成各种互连级结构，这些互连级结构在形成鳍背侧栅极场效应晶体管阵列之前形成，并且在此被称为较低互连级结构(l0、l1、l2)。在随后要在两级互连级金属线上形成tft的二维阵列的情况下，较低的互连级结构(l0、l1、l2)可以包括互连级结构l0、第一互连级结构l1和第二互连级结构l2。例如，介电材料层可以包括接触件级介电材料层31a、第一金属线级介电材料层31b和第二线和通孔级介电材料层32。随后可以在衬底8和器件(例如场效应晶体管)上方形成嵌入在介电材料层中的各个金属互连结构。金属互连结构可以包括形成在接触件级介电材料层31a中并接触cmos电路75的各个组件的器件接触件通孔结构41v(互连级结构l0)、形成在第一金属线级介电材料层31b中的第一金属线结构41l(互连级结构l1)、形成在第二线和通孔级介电材料层32的下部的第一金属通孔结构42v、形成在第二线和通孔级介电材料层32的上部的第二金属线结构42l(互连级结构l2)。
58.每个介电材料层(31a、31b和32)可以包括介电材料，例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、其多孔变体或其组合。每个金属互连结构(41v、41l、42v和42l)可以包括至少一种导电材料，其可以是金属衬垫层(例如金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬垫层可以包括tin、tan、wn、tic、tac和wc，并且每个金属填充材料部分可以包括w、cu、al、co、ru、mo、ta、ti、它们的合金和/或它们的组合。也可以使用本发明预期范围内的其他合适材料。在一个实施例中，第一金属通孔结构42v和第二金属线结构42l可以通过双镶嵌工艺形成为集成线和通孔结构，而第二金属通孔结构43v和第三金属线结构43l可以形成为集成线和通孔结构。
59.介电材料层(31a、31b和32)可以相对于随后形成的存储器单元阵列位于较低的级别。因此，介电材料层(31a、31b和32)在这里被称为较低级别的介电材料层，即，相对于随后形成的存储器单元阵列位于较低级别的介电材料层。在此，金属互连结构(41v、41l、42v和42l)指的是较低级别的金属互连结构。金属互连结构(41v、41l、42v和42l)的子集包括嵌入在较低级别介电材料层中并且在包括较低级别介电材料层的最顶面的水平面内具有顶面的较低级别金属线(诸如第三金属线结构42l)。通常，较低级别介电材料层(31a、31b和32)内的金属线级别的总数可以在1到3的范围内。
60.该示例性结构可包括各个器件区域，其可包括存储器阵列区域50，在该存储器阵列区域50中可随后形成至少一个非易失性存储器单元阵列。例如，至少一个非易失性存储器单元的阵列可以包括电阻性随机存取存储器(rram或reram)、磁性/磁阻随机存取存储器(mram)、铁电随机存取存储器(feram)和相变存储器(pcm)器件。该示例性结构还可以包括外围逻辑区域52，在该外围逻辑区域52中可以随后形成每个非易失性存储器单元阵列和包含场效应晶体管的外围电路之间的电连接。可以采用存储器阵列区域50和逻辑区域52的区域来形成外围电路的各个元件。
61.参考图1b，非易失性存储器单元和tft选择器件的阵列95可以在第二互连级结构l2上方形成在存储器阵列区域50中。下面将详细描述非易失性选通铁电存储器单元的阵列95的结构和处理步骤的细节。第三互连级介电材料层33可以在形成非易失性选通铁电存储
器单元的阵列95期间形成。在非易失性存储器单元和选通铁电存储器单元器件的阵列95的级别上形成的所有结构的集合在此被称为第三互连级结构l3。
62.参考图1c，第三互连级金属互连结构(43v、43l)可以形成在第三互连级介电材料层33中。第三互连级金属互连结构(43v、43l)可以包括第二金属通孔结构43v和第三金属线43l。随后可以形成附加的互连级结构，其在本文中被称为上层互连级结构(l4、l5、l6、l7)。例如，上层互连级结构(l4、l5、l6、l7)可以包括第四互连级结构l4、第五互连级结构l5、第六互连级结构l6和第七互连级结构l7。第四互连级结构l4可以包括其中形成有第四互连级金属互连结构(44v、44l)的第四互连级介电材料层34，第四互连级金属互连结构可以包括第三金属通孔结构44v和第四金属线44l。第五互连级结构l5可以包括其中形成有第五互连级金属互连结构(45v、45l)的第五互连级介电材料层35，第五互连级金属互连结构可以包括第四金属通孔结构45v和第五金属线45l。第六互连级结构l6可以包括其中形成有第六互连级金属互连结构(46v、46l)的第六互连级介电材料层36，第六互连级金属互连结构可以包括第五金属通孔结构46v和第六金属线46l。第七互连级结构l7可以包括第七互连级介电材料层37，在第七互连级介电材料层37中形成有第六金属通孔结构47v(其是第七互连级金属互连结构)和金属接合焊盘47b。金属接合焊盘47b可以被配置用于焊料接合(可以采用c4球接合或引线接合)，或者可以被配置用于金属到金属接合(例如铜到铜接合)。
63.每个互连级介电材料层可以被称为互连级介电(ild)层30(即，31a、31b、32、33、34、35、36和37)。每个互连级金属互连结构可以被称为金属互连结构40。金属通孔结构和位于同一互连级结构(l2
‑
l7)内的覆盖金属线的每个连续组合可以通过采用两个单一镶嵌工艺而被顺序地形成为两个不同的结构，或者可以同时形成为采用双镶嵌工艺的单一结构。金属互连结构40(即，41v、41l、42v、42l、43v、43l、44v、44l、45v、45l、46v、46l、47v、47b)中的每个可以包括相应的金属衬垫(例如厚度在2纳米到20纳米范围内的tin、tan或wn层)和相应的金属填充材料(例如w、cu、co、mo、ru、其他元素金属或合金)。用作金属衬垫和金属填充材料的其他合适材料也在本发明的预期范围内。各种刻蚀停止介电材料层和介电覆盖层可以插入垂直相邻的ild层30对之间，或者可以结合到ild层30中的一个或多个中。
64.虽然采用其中非易失性存储器单元和tft选择器件的阵列95可以被形成为第三互连级结构l3的组件的实施例来描述本公开，但是这里明确地设想了其中非易失性存储器单元和tft选择器件的阵列95可以被形成为任何其他互连级结构(例如，l1
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l7)的组件的实施例。此外，虽然使用其中形成一组八个互连级结构的实施例来描述本公开，但是这里明确地设想了其中使用不同数量的互连级结构的实施例。此外，在此明确设想的实施例中，非易失性存储器单元和tft选择器件的两个或多个阵列95可以设置在存储器阵列区域50中的多个互连级结构内。虽然采用其中非易失性存储器单元和tft选择器件的阵列95可以在单个互连级结构中形成的实施例来描述本公开，但是这里明确地设想了其中非易失性存储器单元和tft选择器件的阵列95可以在两个垂直相邻的互连级结构上方形成的实施例。
65.图2a是根据本公开的实施例在蚀刻和图案化第一介电材料层中的第一金属线沟槽之后的示例性结构的水平截面图。图2b是沿着图2a的平面b
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b’的示例性结构的垂直截面图。图2c是沿着图2a的平面a
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a’的示例性结构的垂直截面图。参考图2a
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图2c，第一介电材料层120可以沉积在衬底110上。衬底110可以是任何合适的衬底，例如半导体器件衬底。在其他实施例中，衬底110可以是如图1c所示的第三互连级介电材料层33。第一介电材料层
120可以包括介电材料，例如二氧化硅(sio2)、未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳、其多孔变体或其组合。第一介电材料层120可以通过多种合适的沉积工艺中的任何一种来沉积或生长在ild层30上方。光刻胶层(未示出)可以施加在第一介电材料层120上，并且可以被图案化以在第一介电材料层120的区域内形成沟槽121，随后可以在沟槽121中形成第一金属线。例如，可以通过沉积光刻胶材料，然后使用光刻技术对所沉积的光刻胶材料进行图案化来形成光刻胶图案。图案化光刻胶可以掩蔽第一介电材料层120的部分，以在随后的蚀刻工艺中保护这些部分。可以执行蚀刻工艺以在第一介电材料层120中形成第一金属线沟槽121。例如，第一介电材料层120可以使用任何合适的蚀刻工艺(例如湿或干蚀刻工艺)来蚀刻。在一个实施例中，每个第一金属线沟槽121可以位于第一介电材料层120的上部内。第一金属线沟槽121可以沿第一水平方向hd1横向延伸，并且可以沿垂直于第一水平方向hd1的第二水平方向hd2横向隔开。然后，可以例如通过灰化或化学工艺来去除光刻胶。
66.图3a是根据本公开的实施例在第一金属线沟槽中沉积和平坦化导电金属材料以形成第一金属线之后的示例性结构的水平截面图。图3b是沿着图3a的平面b
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b’的示例性结构的垂直截面图。图3c是沿着图3a的平面a
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a’的示例性结构的垂直截面图。参考图3a
‑
图3c，第一金属线122可以形成在第一金属线沟槽121中。可以在第一介电材料层120上方沉积导电材料，以便填充第一金属线沟槽121。第一金属线122可以由导电金属材料形成，例如铜、铝、锆、钛、氮化钛、钨、钽、氮化钽、钌、钯、铂、钴、镍、铱、它们的合金等。用于第一金属线122的其他合适的导电材料也在本发明的预期范围内。第一金属线122(也称为板线或源极线122)可以通过使用任何适当的沉积工艺沉积一层导电材料来形成。这里，“合适的沉积工艺”可以包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、高密度等离子体cvd(hdpcvd)工艺、金属有机cvd(mocvd)工艺、等离子体增强型cvd(pecvd)工艺、溅射工艺、激光烧蚀工艺等。
67.然后可以执行平坦化工艺，例如化学机械抛光(cmp)工艺等，以从第一介电材料层120的表面去除多余的导电金属材料，并使第一金属线122的顶面与第一介电材料层120的顶面共面。在一个实施例中，每条第一金属线122可以位于第一介电材料层120的上部内。第一金属线222可以沿第一水平方向hd1横向延伸，并且可以沿垂直于第一水平方向hd1的第二水平方向hd2横向隔开。
68.图4a是根据本公开的实施例在第一金属线122和衬底110上沉积了包括铁电介电层130和半导体沟道材料层140l的多个层之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图4b是根据本公开的实施例在第一金属线122和衬底110上沉积了包括铁电介电层130和半导体沟道材料层140l的多个层之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。参考图4a和图4b，铁电(fe)材料130的毯式层可以沉积在第一介电材料层120和第一金属线122上方。铁电介电层(fe)130可以由任何合适的铁电材料形成，例如hfo2、zro2、hfzro2、alscn、pbzro3、pb[zr
x
ti1‑
x
]o3、(0≤x≤)(pzt)、batio3、pbtio3、pbnb2o6、linbo3、litao3、聚偏二氟乙烯(pvdf)、磷酸二氢钾(kdp)、pbmg
1/3
nb
2/3
o3(pmn)、pbsc
1/2
ta
1/2
o3pbsc
1/2
ta
1/2
o3(pst)、srbi2ta2o9(sbt)、bi
1/2
na
1/2
tio3bi
1/2
na
1/2
tio3、其组合等。具体地，铁电介电层130可以沉积在第一介电材料层120上，以便覆盖第一金属线122。
[0069]
半导体材料层140l可以沉积在铁电介电层130上。半导体材料层140l可以包括多晶硅、非晶硅或半导体氧化物，例如ingazno(igzo)、铟锡氧化物(ito)、inwo、inzno、insno、gaox、inox等。其他合适的半导体材料也在本发明的范围内。在一些实施例中，柱状半导体沟道140可以优选地由igzo形成。igzo可以是“固有的”，也可以在必要时加入掺杂剂。半导体材料层140l的导电范围可以至少从1
×
10
‑5s/m到1s/m，并且可以从1
×
10
‑
10
s/m到1
×
120s/m，尽管更大或更小的电导率可以在本发明的预期范围内。半导体材料层140l可以允许随后形成选通铁电存储器单元，以控制和选择由下层铁电介电层130形成的存储器单元。半导体材料层140l可以使用任何合适的沉积工艺沉积。这里，“合适的沉积工艺”可以包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、高密度等离子体cvd(hdpcvd)工艺、金属有机cvd(mocvd)工艺、等离子体增强型cvd(pecvd)工艺、溅射工艺、激光烧蚀工艺等。
[0070]
图5a是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图5b是根据本公开的实施例在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。参考图5a和图5b，半导体材料层140l可以被图案化以形成柱状半导体沟道140。例如，诸如光刻胶材料(未示出)的蚀刻掩模材料的二维阵列可以施加在半导体材料层140l上方。光刻工艺可以将图案转移到光刻胶材料上。将蚀刻掩模材料部分的二维阵列用作蚀刻掩模，通过各向异性地蚀刻对铁电介电层130有选择性的半导体沟道材料层140的未掩蔽部分，半导体沟道材料层140的剩余部分可以被图案化以包括柱状半导体沟道的二维阵列。通常，柱状半导体沟道140的二维阵列可以形成在铁电介电层130上方。每行柱状半导体沟道140形成在第一金属线122的相应一条上方，并电容耦合到第一金属线122的相应一条。
[0071]
所得到的柱状半导体沟道140可以是圆柱、柱状或纳米线的形式。然而，柱状半导体沟道140不限于任何特定形状。柱状半导体沟道140可以相对于第一介电材料层120垂直对准。换言之，每个柱状半导体沟道140的长轴可以垂直于第一介电材料层120和/或下层半导体衬底的平面延伸。在形成柱状半导体沟道140之后，可以例如通过灰化或化学工艺来去除光刻胶材料(未示出)。
[0072]
在可以形成柱状半导体沟道结构140之后，可以提供存储器单元100的二维阵列。每个存储器单元100可以包括柱状半导体沟道140的底部、与柱状半导体沟道140具有面状重叠的铁电介电层130的一部分、以及与柱状半导体沟道140具有面状重叠的第一金属线122的一部分。因此，存储器单元100可以是金属铁电半导体(mfs)电容器。如下所述，存储器单元100还可以包括金属
‑
铁电
‑
金属电容器。更进一步地，其他存储器单元结构100可以在本发明的预期范围内。例如，存储器单元100可以形成为pcm、reram、mram或其他合适的存储器单元结构。
[0073]
图6a是根据本公开的实施例在栅极介电层沉积在选通铁电存储器单元的形成的柱状半导体沟道上方之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图6b是根据本公开的实施例在栅极介电层沉积在选通铁电存储器单元的形成的柱状半导体沟道上方之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。参考图6a和图6b，栅极介电层可以共形地沉积在铁电介电层130和柱状半导体沟道140的二维
阵列上方。栅极介电层150可以沉积在铁电介电层130上，以便覆盖柱状半导体沟道140。栅极介电层150可以由任何合适的介电材料(例如氧化硅或高k介电材料)形成。这里，“高k介电材料”具有大于3.9的介电常数，并且可以包括但不限于氮化硅、二氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化锆铪(hf
0.5
zr
0.5
o2)(hzo)、氧化钽(ta2o5)、氧化铝(al2o3)、二氧化汞
‑
氧化铝(hfo2‑
al2o3)、氧化锆(zro2)。其他合适的介电材料也在本发明的范围内。
[0074]
栅极介电层150可以通过任何合适的沉积方法形成。这里，“合适的沉积工艺”可以包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、高密度等离子体cvd(hdpcvd)工艺、金属有机cvd(mocvd)工艺、等离子体增强型cvd(pecvd)工艺、溅射工艺、激光烧蚀工艺等。
[0075]
在各个实施例中，栅极介电层150可以具有0.5
‑
5.0纳米范围内的厚度t
hk
，例如1
‑
4纳米，尽管可以使用更大或更小的厚度。在各个实施例中，柱状半导体沟道140可以具有1
‑
20纳米范围内的厚度t
c
，例如3
‑
15纳米，尽管可以使用更大或更小的厚度。
[0076]
栅极介电层150的部分可以从第一介电材料层120垂直延伸(例如，垂直于第一介电材料层120的平面)，并形成分别围绕柱状半导体沟道140的周围栅极绝缘体(sgi)150a(参考图16d和图17b)。
[0077]
图7a是根据本公开的实施例在选通铁电存储器单元的所形成的柱状半导体沟道和栅极介电层上方沉积导电金属材料层作为栅电极和字线之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图7b是根据本公开的实施例在选通铁电存储器单元的形成的柱状半导体沟道和栅极介电层上方沉积导电金属材料层作为栅电极和字线之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。参考图7a和图7b，栅电极材料层160l可以通过共形或非共形沉积工艺沉积在栅极介电层150上。栅电极材料层160l可以由导电金属材料形成，例如铜、铝、锆、钛、氮化钛、钨、钽、氮化钽、钌、钯、铂、钴、镍、铱、它们的合金等。用于栅电极材料层160l的其他合适的导电材料也在本发明的预期范围内。栅电极材料160l可以使用任何合适的导电材料，例如栅极金属，使用任何合适的沉积工艺来沉积。这里，“合适的沉积工艺”可以包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、高密度等离子体cvd(hdpcvd)工艺、金属有机cvd(mocvd)工艺、等离子体增强型cvd(pecvd)工艺、溅射工艺、激光烧蚀工艺等。
[0078]
图8a是根据本公开的实施例的将导电金属材料层图案化以形成选通铁电存储器单元的字线和栅电极之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图8b是根据本公开的实施例的在将导电金属材料层图案化以形成选通铁电存储器单元的字线和栅电极之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。
[0079]
参考图8a和图8b，栅电极材料层160l可以被图案化以形成栅电极160以及栅电极带。例如，诸如光刻胶材料177的蚀刻掩模材料的二维阵列可以施加在覆盖相应列柱状半导体沟道140的半导体材料层160l上方。光刻工艺可以将图案转移到光刻胶材料177上方。将光刻胶材料177的二维阵列用作蚀刻掩模，通过各向异性地蚀刻栅电极材料层160的未掩蔽部分，栅电极材料层140的剩余部分可以被图案化以包括栅电极160以及可以用作字线的栅电极带160，栅电极160可以围绕相应的柱状半导体沟道140和栅极介电层150。栅电极带160可以形成为全环栅(gaa)栅极，以横向包围柱状半导体沟道140，从而提供更好的栅极控制。
随后可以例如通过灰化来去除光刻胶层材料177。
[0080]
图9a是根据本公开的实施例的在场控垂直电流开关上方沉积第一介电材料层之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图9b是根据本公开的实施例的在场控垂直电流开关上方沉积第一介电材料层之后，沿第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。参考图9a和图9b，可以沉积介电矩阵层170以嵌入柱状半导体沟道140、栅极介电层150、栅电极带160。
[0081]
介电矩阵层170可以由氧化硅或任何合适的高k介电材料形成。介电矩阵层170可以由与第一介电材料层120相同或者不同的材料形成。介电矩阵层170可以使用任何合适的沉积工艺来形成。
[0082]
图10a是根据本公开的实施例的在平坦化选通铁电存储器单元的导电金属材料层、栅极介电层和柱状半导体沟道之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图10b是根据本公开的实施例的在平坦化选通铁电存储器单元的导电金属材料层、栅极介电层和柱状半导体沟道之后，沿着第二水平方向hd2(即，平面a
‑
a’)的示例性结构的垂直截面图。参考图10a和图10b，可以执行诸如cmp的平坦化工艺，以平坦化柱状半导体沟道140、栅极介电层150和栅电极带160的顶面，使得柱状半导体沟道140、栅极介电层150和栅电极带160的顶面共面。具体地说，可以从包括柱状半导体沟道140的顶面的水平面上方去除介电矩阵层170、栅电极带160和栅极介电层150的部分。在平坦化操作之后，柱状半导体沟道140的二维阵列内的每个柱状半导体沟道140可以具有位于包括介电矩阵层170的平坦化顶面的水平面内的相应顶面。此外，每个栅电极带160可以具有环形顶面161，环形顶面161位于包括介电矩阵层170的平坦化顶面的水平面内。
[0083]
图11a是根据本公开的实施例的在用于垂直凹进场控垂直电流开关的栅电极带的顶部环形部分的选择性蚀刻工艺之后，沿第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图11b是根据本公开的实施例的在用于垂直凹进场控垂直电流开关的栅电极带的顶部环形部分的选择性蚀刻工艺之后，沿第二水平方向hd1(即，平面a
‑
a’)的示例性结构方垂直截面图。参考图11a和图11b，可以执行选择性蚀刻工艺，以相对于介电矩阵层170的平坦化的顶面和柱状半导体沟道140的二维阵列的顶面垂直凹进栅电极带160的每个环形顶面。蚀刻工艺蚀刻对栅电极带160材料和介电矩阵层170两者具有选择性的栅电极材料。蚀刻工艺可以包括各向同性蚀刻工艺，如湿蚀刻工艺，或各向异性蚀刻工艺，如反应离子蚀刻工艺。栅电极带160的凹槽深度可导致栅电极160将柱状半导体沟道140包围到每个柱状半导体沟道140高度的60％
‑
90％的高度。换言之，蚀刻工艺的凹槽深度可以在每个柱状半导体沟道140的高度的10％到40％的范围内。作为垂直凹进栅电极160的蚀刻工艺的结果，可以形成环形空腔171。
[0084]
图12a是根据本公开的实施例的在沉积导电金属材料以形成场控垂直电流开关的位线之后，沿着第一水平方向hd1(即，平面b
‑
b’)的示例性结构的垂直截面图。图12b是根据本公开的实施例的在沉积导电金属材料以形成场控垂直电流开关的位线之后，沿着第二水平方向hd1(即，平面a
‑
a’)的示例性结构的垂直截面图。参考图12a和图12b，在沉积第二介电材料层180之后，环形空腔171可以填充有第二介电材料层180的介电材料。例如，可以采用共形沉积工艺(诸如化学气相沉积)来沉积第二介电材料层180。在这种实施例的情况下，第二介电材料层180可以包括管状介电材料部分172的二维阵列，管状介电材料部分172填
充圆柱腔171并接触栅电极带160t的相应管状部分的环形顶面。
[0085]
可以在第二介电材料层180上方施加光刻胶材料(未示出)。可以通过光刻技术对光刻胶材料进行图案化，以掩蔽第二介电材料层180，以在蚀刻工艺之后在第二介电材料层180中形成沿第一水平方向hd1横向延伸的线槽(未示出)。线槽可以用至少一种金属填充材料填充。每个金属填充材料部分可以是任何合适的导电电极材料，例如铜、铝、锆、钛、氮化钛、钨、钽、氮化钽、钌、钯、铂、钴、镍、铱、它们的合金等。其他合适的第二金属线材料也在本发明的预期范围内。第二金属线182可以通过使用任何适当的沉积工艺沉积一层导电材料来形成。这里，“合适的沉积工艺”可以包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、高密度等离子体cvd(hdpcvd)工艺、金属有机cvd(mocvd)工艺、等离子体增强型cvd(pecvd)工艺、溅射工艺、激光烧蚀工艺等。在一些实施例中，可以在金属填充部分之前沉积可选的金属衬垫材料。每个金属衬垫层可以包括tin、tan、wn、tic、tac和wc。也可以使用本发明预期范围内的其他合适材料。可以使用平坦化工艺(例如化学机械抛光工艺)从包括第二介电材料层180的顶面的水平面上方去除至少一种金属材料的多余部分。填充第二介电材料层180中的相应线槽的至少一种金属材料的每个剩余部分包括可用作有效位线的第二金属线182。每条第二金属线182可以直接形成在柱状半导体沟道140的相应的一行顶面上。因此，第二金属线182可以形成在柱状半导体沟道140的二维阵列上方，其中第二金属线182中的每条直接形成在相应行柱状半导体沟道140的顶面上。如上所述，在其他实施例中，可以使用金属衬垫(未示出)来改善第二金属线182和柱状半导体沟道140之间的电耦合。
[0086]
以此方式，可以在每个存储器单元100的上方提供选通铁电存储器单元200。选通铁电存储器单元200可以包括柱状半导体沟道140和横向围绕柱状半导体沟道140的栅电极带160的一部分。提供了选通铁电存储器单元200的二维阵列。每个选通铁电存储器单元200包括存储器元件100、场控垂直电流开关600和作为第二金属线182的一部分的金属顶部电极的串联连接。因此，每个选通铁电存储器单元200包括金属底部电极，其可以是第一金属线122的一部分、铁电介电层130的一部分、柱状半导体沟道140、栅极介电层150的一部分、栅电极带160的一部分、以及作为第二金属线182的一部分的金属顶部电极。
[0087]
图13a是根据本公开的实施例在第一金属线和衬底上方沉积了包括铁电介电层、金属顶部电极层和半导体沟道材料层的多个层之后，沿第一水平方向hd1(即，平面b
‑
b’)的第二可选实施例结构的垂直截面图。图13b是根据本公开的实施例在第一金属线和衬底上方沉积了包括铁电介电层、金属顶部电极层和半导体沟道材料层的多个层之后，沿第一水平方向hd1(即，平面b
‑
b’)的第二可选实施例结构的垂直截面图。参考图13a和图13b，可以提供如图3a
‑
图3c所示的中间结构。如上所述，铁电(fe)材料130的毯式层可以沉积在第一介电材料层120和第一金属线122上方。铁电介电层(fe)130可以由任何合适的铁电材料形成，例如hfo2、zro2、hfzro2、alscn、pbzro3、pb[zr
x
ti1‑
x
]o3、(0≤x≤)(pzt)、batio3、pbtio3、pbnb2o6、linbo3、litao3、聚偏二氟乙烯(pvdf)、磷酸二氢钾(kdp)、pbmg
1/3
nb
2/3
o3(pmn)、pbsc
1/2
ta
1/2
o3pbsc
1/2
ta
1/2
o3(pst)、srbi2ta2o9(sbt)、bi
1/2
na
1/2
tio3bi
1/2
na
1/2
tio3、其组合等。具体地，铁电介电层130可以沉积在第一介电材料层120上，以便覆盖第一金属线122。
[0088]
半导体材料层140l可以沉积在铁电介电层130上。半导体材料层140l可以包括多晶硅、非晶硅或半导体氧化物，例如ingazno(igzo)、铟锡氧化物(ito)、inwo、inzno、insno、
gaox、inox等。其他合适的半导体材料也在本发明的范围内。在一些实施例中，柱状半导体沟道140可以优选地由igzo形成。igzo可以是“固有的”，也可以在必要时加入掺杂剂。半导体材料层140l的导电范围可以至少从1
×
10
‑5s/m到1s/m，并且可以从1
×
10
‑
10
s/m到1
×
120s/m，尽管更大或更小的电导率可以在本发明的预期范围内。半导体材料层140l可以允许随后形成选通铁电存储器单元，以控制和选择由下层铁电介电层130形成的存储器单元。半导体材料层140l可以使用任何合适的沉积工艺沉积。此外，中间金属电极142l可以沉积在半导体材料层140l和铁电介电层130之间。中间金属电极142l可以由诸如铜、铝、锆、钛、氮化钛、钨、钽、氮化钽、钌、钯、铂、钴、镍、铱、它们的合金等材料形成。用于中间金属电极142l的其他合适的导电材料在本发明的预期范围内。在这样的替代实施例中，将所述蚀刻掩模材料部分的二维阵列用作蚀刻掩模，以随后将中间金属电极142l图案化成中间金属电极的二维阵列。中间金属电极142l可以被图案化以在金属
‑
铁电
‑
金属电容器存储器单元中的铁电介电层130上方形成顶部金属板142。
[0089]
图14a是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿第一水平方向hd1(即，平面b
‑
b’)的第二可选实施例结构的垂直截面图。图14b是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿第二水平方向hd2(即，平面a
‑
a’)的第二可选实施例结构的垂直截面图。参考图14a和图14b，并且类似于上面关于图5a和图5b描述的步骤，半导体材料层140l可以被图案化以形成柱状半导体沟道140。将蚀刻掩模材料部分的二维阵列用作蚀刻掩模，通过各向异性地蚀刻对铁电介电层130有选择性的半导体沟道材料层140的未掩蔽部分，半导体沟道材料层140的剩余部分可以被图案化以包括柱状半导体沟道的二维阵列。通常，柱状半导体沟道140的二维阵列可以形成在铁电介电层130上方。每行柱状半导体沟道140形成在第一金属线122的相应一条上方，并电容耦合到第一金属线122的相应一条。此外，如图14a和图14b所示，图案化柱状半导体沟道140的刻蚀工艺还可以对中间金属电极142l进行蚀刻和图案化，以在柱状半导体沟道140和铁电介电层130之间形成顶部金属板142，如图4b所示。因此，顶部金属板142、铁电介电层130和第一金属线122可用于形成金属
‑
铁电
‑
金属结存储器单元器件。这样的存储器单元器件可以具有改进的存储器耐久性和保持时间。在形成柱状半导体沟道140之后，可以例如通过灰化或化学工艺来去除光刻胶材料(未示出)。
[0090]
图15a是根据本公开的实施例的在沉积导电金属材料以形成场控垂直电流开关的位线之后，沿第一水平方向hd1(即，平面b
‑
b’)的第二可选实施例结构的垂直截面图。图15b是根据本公开的实施例的在沉积导电金属材料以形成场控垂直电流开关的位线之后，沿第二水平方向hd1(即，平面a
‑
a’)的第二可选实施例结构的垂直截面图。参考图15a和图15b，可以执行上面参考图6a
‑
图12b描述的工艺步骤。因此，可以在每个存储器单元101的上方提供可选的选通铁电存储器单元601。可以提供存储器单元101的二维阵列。每个存储器单元101可以包括柱状半导体沟道140的底部、与柱状半导体沟道140具有面状重叠的铁电介电层130的一部分、以及形成顶部电极142的中间金属层。
[0091]
选通铁电存储器单元601可以包括柱状半导体沟道140和横向围绕柱状半导体沟道140的栅电极带160的一部分。提供了选通铁电存储器单元201的二维阵列。每个选通铁电存储器单元201包括存储器元件101、选通铁电存储器单元601和作为第二金属线182的一部分的金属顶部电极的串联连接。因此，每个选通铁电存储器单元201包括金属底部电极，其
可以是第一金属线122的一部分、铁电介电层130的一部分、顶部电极142、柱状半导体沟道140、栅极介电层150的一部分、栅电极带160的一部分、以及作为第二金属线182的一部分的金属顶部电极。
[0092]
图16a是根据本公开的各个实施例的半导体存储器件的部分立体图。图16b是图16a的半导体存储器件的俯视示意图。图16c是穿过半导体存储器件的存储器结构截取的图16a的半导体存储器件的截面局部立体图。图16d是图16c的部分p的放大截面图。图17a是根据本公开的另一实施例的半导体存储器件的垂直部分截面立体图。图17b是图17a的部分p的放大截面图。
[0093]
例如，图16a可以图示如图12a和图12b所示的选通铁电存储器单元200的完整二维阵列300的立体图。选通铁电存储器单元200的二维阵列300包括场控垂直电流开关600的二维阵列。每个选通铁电存储器单元200可以包括形成在存储器元件(100、101)上方并耦合到存储器元件(100、101)的场控垂直电流开关600(参考图12a、图12b、图15a、图15b、图16d和图17b)。场控垂直电流开关600包括栅电极带160和围绕柱状半导体沟道140的栅极介电层150。柱状半导体沟道140的远端140s可以电耦合到第二金属线182。柱状半导体沟道140的近端140d可以串联电耦合到存储器元件100、101。
[0094]
存储器元件100、101可以包括金属
‑
铁电
‑
金属(mfm)电容器或金属
‑
铁电
‑
半导体(mfs)电容器存储器元件100。例如，参考图12a、图12b和图16d，在一个实施例中，存储器元件100可以包括作为电容器或铁电隧道结存储器单元操作的金属
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铁电
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半导体(mfs)电容器铁电隧道结。如图12a、图12b和图16d所示，铁电介电层130可以设置在导电金属第一金属线122和柱状半导体沟道140之间。在这样的实施例中，柱状半导体沟道140的底部可以用作电容器或ftj存储器件的顶部电极。第一金属线122的顶部可以用作电容器或ftj存储器件的底部电极。第一金属线122可以耦合到第一金属线通孔128，第一金属线通孔128可以垂直延伸穿过互连介电层。
[0095]
在另一实施例中，如图15a、图15b、图17a和图17b所示，可以提供选通铁电存储器单元201的完整二维阵列301。选通铁电存储器单元201的二维阵列301类似于图16a所示的选通铁电存储器单元200的二维阵列300。然而，在选通铁电存储器单元201的二维阵列301中，中间金属电极142可以形成在铁电介电层130和柱状半导体沟道140之间。在这样的实施例中，金属
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铁电
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金属(mfm)电容器可以使用第一金属线122的顶部作为底部金属板、铁电介电层130作为节点间介电、以及中间金属电极142作为顶部金属板来形成。中间金属电极142可以与柱状半导体沟道140串联电耦合。
[0096]
参考图1a
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图12b和图16a
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图16d，根据本发明的各个实施例，可以提供半导体器件300，半导体器件300包括至少一个选通铁电存储器单元200、201，其中每个选通铁电存储器单元200、201包括设置在衬底110上方的介电材料层120。存储器单元200、201还包括金属底部电极122和接触金属底部电极122的顶面的铁电介电层130。选通铁电存储器单元200、201还包括覆盖铁电介电层130并通过铁电介电层130电容耦合到金属底部电极122的柱状半导体沟道140。如图12a、图12b、图15a和图15b所示，选通铁电存储器单元200、201还包括栅极介电层150，栅极介电层150包括覆盖铁电介电层130的水平栅极介电部分150h和横向围绕柱状半导体沟道140的管状栅极介电150t部分。选通铁电存储器单元200还包括覆盖水平栅极介电部分150h并横向围绕管状栅极介电部分150t的栅电极带160。如图12a、图12b、图15a
和图15b所示，选通铁电存储器单元200、201还包括栅电极带160，栅电极带160包括覆盖水平栅极介电部分150h的水平栅电极带部分160h和横向围绕管状栅极介电部分150t的管状栅电极带部分160t部分。栅电极带160h的水平部分可以耦合到栅电极通孔168，栅电极通孔168可以垂直延伸穿过互连介电层。选通铁电存储器单元200、201还包括与柱状半导体沟道140的顶面接触的金属顶部电极182。金属顶部电极182可以耦合到金属顶部电极通孔188，金属顶部电极通孔188可以垂直延伸穿过互连介电层。
[0097]
在各个实施例中，存储器单元200的柱状半导体沟道140可以包括与铁电介电层130的顶面接触的底面；并且选通铁电存储器单元200包括金属
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铁电
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半导体(mfs)电容器100。
[0098]
在半导体器件301的一个实施例中，中间金属电极142接触柱状半导体沟道140的底面和铁电介电层130的顶面；并且选通铁电存储器单元201包括金属
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铁电
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金属(mfm)电容器101。
[0099]
在半导体器件301的一个实施例中，中间金属电极142的顶面的外围与柱状半导体沟道140的底面的外围重合。
[0100]
在半导体器件300的一个实施例中，水平栅极介电部分150h和管状栅极介电部分150t可以是连续延伸的介电材料层150的连接部分，并且具有相同的厚度和相同的材料成分。
[0101]
在半导体器件300的一个实施例中，栅电极带160包括可以是连续延伸的栅电极带材料和相同材料成分的连接部分的水平栅电极带部分160h和管状栅电极带部分160t。
[0102]
在半导体器件300的一个实施例中，管状栅极介电部分150t的环形顶面位于与柱状半导体沟道140的顶面相同的水平面内。
[0103]
在半导体器件300的一个实施例中，管状栅电极带部分160t包括环形顶面161，环形顶面161与顶部电极182被均匀的垂直间距垂直隔开。
[0104]
在半导体器件300的一个实施例中，半导体器件300可以包括至少一行选通铁电存储器单元200，其中每行选通铁电存储器单元内的每个选通铁电存储器单元200可以沿着第一水平方向设置。此外，每行选通铁电存储器单元200的金属底部电极122包括沿第一水平方向横向延伸的相应第一金属线122的部分；并且每行选通铁电存储器单元的金属顶部电极包括沿第二水平方向横向延伸的相应第二金属线182的部分。
[0105]
在一个实施例中，半导体器件300可以包括选通铁电存储器单元的二维阵列，其中选通铁电存储器单元200的二维阵列包括多列选通铁电存储器单元200和多行选通铁电存储器单元200。每行选通铁电存储器单元200可以包括沿着第一水平方向以第一周期设置的相应组选通铁电存储器单元。每列选通铁电存储器单元200可以包括沿着第二水平方向以第二周期设置的相应组选通铁电存储器单元。此外，每列选通铁电存储器单元200可以包括栅电极带160，其中栅电极带160可以包括横向围绕一列选通铁电存储器单元200内的每个柱状半导体沟道140的连续延伸的栅电极带材料160的相应部分。
[0106]
以此方式，各个实施例可提供可在beol中制造的具有可选择存储器元件100的场控垂直电流开关600的feram器件(200、300)。存储器元件100可以包括mfm或mfs电容器。通过形成存储器元件100和可选择beol中的存储器元件100的场控垂直电流开关600两者，可通过利用形成可选择存储器元件100的场控垂直电流开关600所需的较小面积来增加存储
器密度。此外，场控垂直电流开关600可以直接耦合到存储器元件100。因此，与其他配置相比，包括与存储器元件100直接接触的场控垂直电流开关600的选通铁电存储器单元200具有更紧凑的配置。例如，其他配置可以包括设置在字线下方或存储器单元侧的晶体管。因此，选通铁电存储器单元200可以允许比传统存储器结构更高的存储器单元密度。
[0107]
此外，横向围绕柱状半导体沟道140的gaa栅电极带160提供了更好的栅极控制。向gaa栅电极带160施加电压可以选择性地控制流向存储器元件100的电流。栅电极带160可以向场控垂直电流开关600提供栅极电压，以控制流经柱状半导体沟道140和存储器元件100的电流。
[0108]
每个存储器元件100可以包括提供隧道势垒的铁电介电层130。因此，存储器元件100可以被称为fe存储器单元。在各个实施例中，柱状半导体沟道140的一部分(例如沟道的漏极侧)直接接触铁电介电层130并且可以作为顶部电极操作，第一金属线122的一部分可以作为底部电极操作，并且铁电介电层130的一部分可以作为fe隧道势垒操作。
[0109]
在各个实施例中，存储器元件100可以作为铁电隧道结(ftj)操作。特别地，fe隧道势垒可以是铁电薄膜，其足够薄以允许电子在那里隧穿。例如，fe隧道势垒130可以是大约1纳米(nm)到大约50纳米厚，例如从大约5纳米到大约25纳米，或者大约10纳米厚。
[0110]
根据本发明的另一实施例，提供了半导体器件300，其包括至少一个选通铁电存储器单元200的二维阵列，其中所述至少一个选通铁电存储器单元200的二维阵列中的每个包括：嵌入在第一介电材料层120中并沿第一水平方向横向延伸的第一金属线122；在第一金属线122上方连续延伸的铁电介电层130；覆盖在铁电介电层130上的柱状半导体沟道140的二维阵列，其中每行柱状半导体沟道140沿第一水平方向设置，并且电容耦合到第一金属线122中的相应一条；栅极介电层150，包括覆盖在铁电介电层130上的水平栅极介电部分和横向围绕柱状半导体沟道140的管状栅极介电部分；横向围绕相应列的柱状半导体沟道140的栅电极带160，柱状半导体沟道140沿第二水平方向设置并且沿第一水平方向彼此横向隔开；以及嵌入在第二介电材料层180中的第二金属线182，第二金属线182沿第一水平方向横向延伸，并且与相应行柱状半导体沟道140的顶面接触。
[0111]
在一个实施例中，半导体器件300的柱状半导体沟道140与铁电介电层130的顶面接触。在另一实施例中，至少一个选通铁电存储器单元201的二维阵列中的每个包括中间金属电极142的二维阵列，中间金属电极与铁电介电层130接触，并且与柱状半导体沟道140的二维阵列内的相应柱状半导体沟道140接触。
[0112]
图18是根据本公开的各个实施例的半导体存储器件400的部分截面立体图。参考图18，存储器件400包括垂直堆叠的选通铁电存储器单元的第一二维阵列300a和选通铁电存储器单元的第二二维阵列300b。选通铁电存储器单元的第一和第二二维阵列(300a、300b)中的每个可以与上述选通铁电存储器单元的二维阵列300中的任何一个相同。因此，在半导体器件300的实施例中，至少一个选通铁电存储器单元的二维阵列包括位于共用衬底上方并且沿着垂直于共用衬底110的顶面的垂直方向垂直堆叠的多个选通铁电存储器单元的二维阵列300a、300b。
[0113]
半导体存储器件400可以包括诸如图1a
‑
图17b所示的选通铁电存储器单元的多个二维阵列。因此，与仅包括单个存储器件层的存储器件相比，半导体存储器件400可以提供更高的存储器密度。虽然图18中示出了选通铁电存储器单元(200或201)的两个二维阵列
300，但是存储器件400可以包括选通铁电存储器单元(200或201)的附加二维阵列300，例如3到20个互连存储器层。每个单个存储器层的紧凑配置进一步提高了存储器密度。
[0114]
图19是根据本公开的各个实施例的包括用于形成半导体存储器件300、301、400的步骤的流程图。参考图2a
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图2c和图19，在操作501中，可以在介电材料层120的上部内形成沿第一水平方向延伸的第一金属线122。参考图3a
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图3c和图19，在操作502中，铁电介电层130可以沉积在第一金属线122的顶面上方。参考图4a
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图5b和图19，在操作503中，柱状半导体沟道140的二维阵列可以形成在铁电介电层130上方，其中每行柱状半导体沟道140形成在第一金属线122中的相应一条上方，并且电容耦合到第一金属线122中的相应一条。参考图6a、图6b和图19，在操作504中，栅极介电层150可以沉积在柱状半导体沟道140的二维阵列上方。参考图7a
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图11a和图19，在操作505中，栅电极带160可以形成在栅极介电层150上方，其中每个栅电极带160横向围绕相应列的柱状半导体沟道140。参考图12a、图12b和图19，在操作506中，第二金属线182可以形成在柱状半导体沟道140的二维阵列上，其中每条第二金属线182可以直接形成在相应行柱状半导体沟道140的顶面上。
[0115]
根据各个实施例，提供了比现有存储器配置更高的存储器单元密度的存储器结构和器件。
[0116]
本技术的一些实施例提供了一种半导体器件，包括：至少一个选通铁电存储器单元，包括：介电材料层，设置在衬底上方；金属底部电极；和铁电介电层，与所述金属底部电极的顶面接触；柱状半导体沟道，覆盖在所述铁电介电层上，并通过所述铁电介电层电容耦合到所述金属底部电极；栅极介电层，包括覆盖在所述铁电介电层上的水平栅极介电部分和横向围绕所述柱状半导体沟道的管状栅极介电部分；栅电极带，包括覆盖在所述水平栅极介电部分上的水平栅电极部分和横向围绕所述管状栅极介电部分的管状栅电极部分；以及金属顶部电极，与所述柱状半导体沟道的顶面接触。
[0117]
在一些实施例中，所述柱状半导体沟道包括与所述铁电介电层的顶面接触的底面；以及所述选通铁电存储器单元包括金属
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铁电
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半导体(mfs)电容器。在一些实施例中，中间金属电极接触所述柱状半导体沟道的底面和所述铁电介电层的顶面；以及所述选通铁电存储器单元包括金属
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铁电
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金属(mfm)电容器。在一些实施例中，所述中间金属电极的顶面的外围与所述柱状半导体沟道的所述底面的外围重合。在一些实施例中，所述水平栅极介电部分和所述管状栅极介电部分是连续延伸的介电材料层的连接部分，并且具有相同的厚度和相同的材料成分。在一些实施例中，所述水平栅电极带部分和所述管状栅电极带部分是连续延伸的栅电极带材料的连接部分，并且具有相同的材料成分。在一些实施例中，所述管状栅电极带部分包括环形顶面，所述环形顶面与所述顶部电极被均匀的垂直间距垂直隔开。在一些实施例中，所述管状栅极介电部分的环形顶面位于与所述柱状半导体沟道的所述顶面相同的水平面内。在一些实施例中，半导体器件还包括：至少一行选通铁电存储器单元，包括所述至少一个选通铁电存储器单元，其中：每行选通铁电存储器单元内的选通铁电存储器单元沿第一水平方向设置；每行选通铁电存储器单元的金属底部电极包括沿所述第一水平方向横向延伸的相应第一金属线的部分；以及每行选通铁电存储器单元的金属顶部电极包括沿所述第二水平方向横向延伸的相应第二金属线的部分。在一些实施例中，半导体器件还包括：二维阵列的选通铁电存储器单元，包括：所述至少一行选通铁电存储器单元，沿第一水平方向以第一周期设置；至少一列选通铁电存储器单元，沿第二水平方向以第
二周期设置，其中，所述至少一列选通铁电存储器单元包括相应组的选通铁电存储器单元，其中，所述至少一列选通铁电存储器单元包括栅电极带，其中，所述栅电极带包括横向围绕所述至少一列选通铁电存储器单元内的每个柱状半导体沟道的连续延伸的栅电极带材料的相应部分。
[0118]
本技术的另一些实施例提供了一种半导体器件，包括：至少一个二维阵列的选通铁电存储器单元，其中，所述至少一个二维阵列的选通铁电存储器单元中的每个包括：第一金属线，嵌入在第一介电材料层中并沿第一水平方向横向延伸；以及铁电介电层，在所述第一金属线上方连续延伸；二维阵列的柱状半导体沟道，覆盖在所述铁电介电层上，其中，每行柱状半导体沟道沿所述第一水平方向设置并且电容耦合到所述第一金属线中的相应一条；栅极介电层，包括覆盖在所述铁电介电层上的水平栅极介电部分和横向围绕所述柱状半导体沟道的管状栅极介电部分；栅电极带，横向围绕沿所述第二水平方向设置并沿所述第一水平方向彼此横向隔开的相应列的柱状半导体沟道；以及第二金属线，嵌入在第二介电材料层中，沿所述第一水平方向横向延伸，并与相应行的柱状半导体沟道的顶面接触。
[0119]
在一些实施例中，所述二维阵列的柱状半导体沟道中的每个柱状半导体沟道与所述铁电介电层的顶面接触。在一些实施例中，所述至少一个二维阵列的选通铁电存储器单元中的每个包括二维阵列的中间金属电极，所述二维阵列的中间金属电极与所述铁电介电层接触，并且与所述二维阵列的柱状半导体沟道内的相应柱状半导体沟道接触。在一些实施例中，所述至少一个二维阵列的选通铁电存储器单元包括位于共用衬底上方并且沿着垂直于所述共用衬底的顶面的垂直方向垂直堆叠的多个二维阵列的选通铁电存储器单元。
[0120]
本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在介电材料层的上部内形成沿第一水平方向延伸的第一金属线；在所述第一金属线的顶面上方沉积铁电介电层；在所述铁电介电层上方形成二维阵列的柱状半导体沟道，其中，每行柱状半导体沟道形成在所述第一金属线中的相应一条上方，并且电容耦合到所述第一金属线中的相应一条；在所述二维阵列的柱状半导体沟道上方沉积栅极介电层；在所述栅极介电层上方形成栅电极带，其中，每个栅电极带横向围绕相应列的柱状半导体沟道；以及在所述二维阵列的柱状半导体沟道上方形成第二金属线，其中，每条第二金属线直接形成在相应行的柱状半导体沟道的顶面上。在一些实施例中，方法还包括：在所述栅电极带上方沉积介电矩阵层；和平坦化所述介电矩阵层、所述栅电极带和所述栅极介电层，其中：所述二维阵列的柱状半导体沟道内的每个柱状半导体沟道具有位于水平面内的相应顶面，所述相应顶面包括所述介电矩阵层的平坦化的顶面；以及每个栅电极带具有位于所述水平面内的环形顶面列，所述环形顶面列包括所述介电矩阵层的所述平坦化的顶面。
[0121]
在一些实施例中，方法还包括：相对于所述介电矩阵层的所述平坦化的顶面和所述二维阵列的柱状半导体沟道的顶面，垂直凹进所述栅电极带的每个环形顶面；以及在通过垂直凹进所述栅电极带的所述环形顶面形成的每个空腔内沉积介电填充材料环。在一些实施例中，形成所述二维阵列的柱状半导体沟道包括：在所述铁电介电层上方沉积半导体沟道材料层；在所述半导体沟道材料层上方形成二维阵列的蚀刻掩模材料部分；以及将所述二维阵列的蚀刻掩模材料部分用作蚀刻掩模，各向异性地蚀刻对所述铁电介电层有选择性的所述半导体沟道材料层的未掩蔽部分，其中，所述半导体沟道材料层的剩余部分包括所述二维阵列的柱状半导体沟道。在一些实施例中，方法还包括：在所述铁电介电层上方沉
积中间金属电极材料层，其中，所述半导体沟道材料层沉积在所述中间金属电极材料层上；以及将所述二维阵列的蚀刻掩模材料部分用作蚀刻掩模，以将所述中间金属电极材料层图案化为二维阵列的中间金属电极。在一些实施例中，方法还包括：在所述栅极介电层上方沉积栅电极材料层；在所述栅电极材料层上方施加并图案化光刻胶层，以提供覆盖在相应列的柱状半导体沟道上的多个图案化光刻胶带；以及蚀刻所述栅电极材料层的未掩蔽部分，其中，所述栅电极材料层的剩余部分包括所述栅电极带。
[0122]
前面概述了几个实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。