半导体装置的制作方法

半导体装置
1.在韩国知识产权局于2020年3月27日提交的第10
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2020
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0037779号和于2020年11月20日提交的第10
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2020
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0156359号、题目均为“半导体装置”的韩国专利申请通过引用全部包含于此。
技术领域
2.实施例涉及一种半导体装置。


背景技术：

3.半导体封装件可以包括被构造为存储大量数据且在短时间内处理大量存储数据的半导体芯片。半导体芯片可以包括用于存储或处理数据的内部集成电路以及用于与外部装置交换数据的芯片垫。


技术实现要素：

4.实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：基底，包括芯片区域和在芯片区域周围的边缘区域；集成电路元件，位于芯片区域上；层间绝缘层，覆盖集成电路元件；互连结构，具有位于层间绝缘层上的内部互连线，互连结构具有位于边缘区域上的侧表面；第一导电图案和第二导电图案，位于互连结构上，第一导电图案和第二导电图案电连接到内部互连线；第一钝化层，覆盖第一导电图案和第二导电图案以及互连结构的侧表面；以及第二钝化层，位于第一钝化层上，其中，第二钝化层包括第二绝缘材料，第一钝化层包括第一绝缘材料，并且第二钝化层的第二绝缘材料不同于第一钝化层的第一绝缘材料，在第一导电图案与第二导电图案之间的区域中，第二钝化层的底表面定位在比第一导电图案的顶表面的竖直水平低的竖直水平处。
5.实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：基底；集成电路元件，位于基底上；层间绝缘层，覆盖集成电路元件；互连结构，位于层间绝缘层上，互连结构包括连接到集成电路元件的内部互连线；导电图案，位于互连结构上，导电图案电连接到内部互连线；第一钝化层，覆盖互连结构的侧表面和导电图案；以及第二钝化层，位于第一钝化层上，其中，第二钝化层包括绝缘材料，第一钝化层包括绝缘材料，并且第二钝化层的绝缘材料不同于第一钝化层的绝缘材料，在导电图案之间的区域中，第一钝化层的厚度比第二钝化层的厚度小，在每个导电图案的顶表面上的区域中，第一钝化层的厚度比第二钝化层的厚度大。
6.实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：基底，包括芯片区域和在芯片区域周围的边缘区域；集成电路元件，位于基底的芯片区域上；层间绝缘层，覆盖集成电路元件；互连结构，位于层间绝缘层上，互连结构具有位于基底的边缘区域上的侧表面；导电图案，位于互连结构的顶表面上，导电图案电连接到互连结构中的内部互连线；保护层，覆盖导电图案；以及钝化层，位于保护层上，钝化层具有部分地暴露导电图案的顶表面的开口，其中，钝化层包括第一钝化层、第二钝化层和第三钝化层，第一钝化层位
于保护层上并且覆盖互连结构的侧表面的至少一部分，第二钝化层位于第一钝化层上并且包括与第一钝化层的绝缘材料不同的绝缘材料，第三钝化层位于第二钝化层上并且包括与第一钝化层的绝缘材料和第二钝化层的绝缘材料不同的绝缘材料，其中，导电图案的厚度比第一钝化层至第三钝化层中的每个的厚度大。
附图说明
7.通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是明显的，在附图中：
8.图1是根据实施例的其上集成有半导体装置的基底。
9.图2是图1的部分aa的放大平面图。
10.图3至图6是根据实施例的制造半导体装置的方法中的阶段的沿着图2的线i
‑
i'截取的剖视图。
11.图7a至图7c是根据实施例的制造半导体装置的方法中的阶段的与图6的部分bb对应的放大剖视图。
12.图8至图11是根据实施例的制造半导体装置的方法中的阶段的沿着图2的线i
‑
i'截取的剖视图。
13.图12a和图12b是示出图11的部分cc的放大剖视图。
14.图13a和图13b是根据实施例的半导体装置的一部分的与图11的部分cc对应的放大剖视图。
15.图14和图15是根据实施例的半导体装置的沿着图2的线i
‑
i'截取的剖视图。
16.图16是根据实施例的与半导体装置分离的半导体芯片的平面图。
17.图17是根据实施例的包括半导体芯片的半导体封装件的剖视图。
18.图18是根据实施例的半导体装置的与图2的线i
‑
i'对应的剖视图。
19.图19是根据实施例的包括半导体芯片的半导体封装件的剖视图。
具体实施方式
20.图1是根据实施例的其上集成有半导体装置的半导体基底。图2是图1的部分aa的放大平面图。
21.参照图1和图2，基底100可以包括其上形成半导体集成电路的芯片区域10以及位于芯片区域10之间的划线区域20。
22.基底100可以包括半导体材料(例如，硅)、绝缘材料(例如，玻璃)或者覆盖有绝缘材料的半导体层。在一个实施方式中，基底100可以是硅晶片。
23.芯片区域10可以沿彼此垂直的第一方向d1和第二方向d2二维地布置。芯片区域10中的每个可以被划线区域20包围或围绕。
24.划线区域20可以位于芯片区域10之间，并且可以在第一方向d1和第二方向d2上延伸。划线区域20可以包括将由锯切机或划片机切割的切割区域22和位于切割区域22与芯片区域10之间的边缘区域24。边缘区域24可以分别包围芯片区域10。
25.在一个实施方式中，半导体存储器器件(例如，动态随机存取存储器(dram)、静态随机存取存储器(sram)、nand闪存或电阻式随机存取存储器(rram))可以位于基底100的芯
片区域10上。在一个实施方式中，微电子机械系统(mems)器件、光电器件或处理器(例如，cpu或dsp)可以位于基底100的芯片区域10上。在一个实施方式中，包括半导体元件(诸如或门或者与门)的标准单元可以位于基底100的芯片区域10上。
26.导电图案150可以位于基底100的芯片区域10中或上。导电图案可以是用于将数据或信号输入到集成电路或者从集成电路输出数据或信号的芯片垫。导电图案150也可以被称为芯片垫150。芯片垫150中的一些可以位于每个芯片区域10的边界上。芯片垫150中的其他芯片垫可以位于芯片区域10的中心部分上。
27.图3至图6是根据实施例的制造半导体装置的方法中的阶段的沿着图2的线i
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i'截取的剖视图。图7a至图7c是根据实施例的制造半导体装置的方法中的阶段的与图6的部分bb对应的放大剖视图。图8至图11是根据实施例的制造半导体装置的方法中的阶段的沿着图2的线i
‑
i'截取的剖视图。图12a和图12b是示出图11的部分cc的放大剖视图。
28.参照图2和图3，基底100可以包括芯片区域10和划线区域20。划线区域20可以包括处于其中心部分的切割区域22以及位于切割区域22与芯片区域10之间的边缘区域24。划线区域20可以在第一方向d1和第二方向d2上延伸。
29.集成电路元件101可以位于基底100的芯片区域10上。集成电路元件101可以包括其中设置有开关元件和数据存储元件的存储器单元阵列以及其中设置有mos fet、电容器和电阻器的逻辑区域。集成电路元件101可以被层间绝缘层103覆盖，例如，层间绝缘层103可以完全覆盖基底100的顶表面。层间绝缘层103可以包括氧化硅层、氮化硅层或氮氧化硅层。下互连线105a可以位于层间绝缘层103中。下互连线105a可以位于芯片区域10上，并且可以连接到集成电路元件101。虚设下互连线105b可以位于层间绝缘层103中。虚设下互连线105b可以位于边缘区域24中，并且可以与集成电路元件101电断开或隔离。下互连线105a和虚设下互连线105b可以由金属材料(例如，w、ti、ta、tin、wn或tan)形成或者包括金属材料(例如，w、ti、ta、tin、wn或tan)。如在此所使用的，术语“或”不是排他性术语，例如，“a或b”将包括a、b或者a和b。
30.可以在层间绝缘层103上形成互连结构110。互连结构110可以包括下绝缘层112和位于下绝缘层112中的内部互连线114。
31.可以在层间绝缘层103上形成下绝缘层112以完全覆盖基底100的顶表面。下绝缘层112可以包括多个堆叠的绝缘层。在一个实施方式中，下绝缘层112可以由介电常数比氧化硅低的低k介电材料形成，或者可以包括介电常数比氧化硅低的低k介电材料。下绝缘层112可以具有约1.0至3.0的介电常数，并且可以包括有机材料、无机材料或有机
‑
无机混合材料。在一个实施方式中，下绝缘层112可以是多孔的或无孔的。下绝缘层112可以由杂质掺杂的氧化硅材料或低k有机聚合物形成，或者可以包括杂质掺杂的氧化硅材料或低k有机聚合物。杂质掺杂的氧化物材料可以包括例如掺杂氟的氧化物(fsg)、掺杂碳的氧化物、氧化硅、氢倍半硅氧烷(hsq，sio:h)、甲基倍半硅氧烷(msq，sio:ch3)或a
‑
sioc(sioc:h)。低k有机聚合物可以包括例如聚烯丙基醚树脂、环状氟树脂、硅氧烷共聚物、氟化聚烯丙基醚树脂、聚五氟苯乙烯、聚四氟苯乙烯树脂、氟化聚酰亚胺树脂、聚氟化萘、金属硅化物树脂等。在一个实施方式中，下绝缘层112可以包括竖直堆叠的至少两个绝缘层以及位于绝缘层之间的阻挡层。在一个实施方式中，阻挡层可以由绝缘材料(例如，sin、sion、sic、sicn、sioch、sioc或siof)形成或者包括绝缘材料(例如，sin、sion、sic、sicn、sioch、sioc或
siof)。
32.在一个实施方式中，构成下绝缘层112的绝缘层中的最上面的层(例如，距基底100最远的层)可以由与其他绝缘层的材料不同的材料形成或者包括与其他绝缘层的材料不同的材料。下绝缘层112的最上面的绝缘层可以由例如氧化硅层、氮化硅层或氮氧化硅层形成或者包括例如氧化硅层、氮化硅层或氮氧化硅层。
33.可以在芯片区域10上在下绝缘层112中形成内部互连线114。芯片区域10上的内部互连线114可以电连接到集成电路元件101。内部互连线114可以包括平行于基底100的顶表面延伸的金属线以及竖直穿透下绝缘层112并将不同层级的金属线彼此连接的金属过孔。金属线和金属过孔可以由第一金属材料(例如，w、al、ti、ta、co或cu)形成或者包括第一金属材料(例如，w、al、ti、ta、co或cu)。在一个实施方式中，金属线和金属过孔可以由铜(cu)形成或者包括铜(cu)。金属线和金属过孔还可以包括可由金属氮化物(例如，tin、wn、tan或tasin)形成的阻挡金属层。
34.内芯片垫124可以位于下绝缘层112的顶表面(例如，背离基底100的表面)上。内芯片垫124可以位于芯片区域10上，并且可以电连接到互连结构110的内部互连线114。内芯片垫124可以通过内部互连线114电连接到集成电路元件101。内芯片垫124可以是用于发送或接收数据信号的数据垫、用于发送或接收命令/地址信号的命令/地址垫、用于施加地电压或电源电压的电源垫或者用于测试集成电路元件101的测试垫。内芯片垫124可以由不同于第一金属材料的第二金属材料形成或者包括不同于第一金属材料的第二金属材料。内芯片垫124可以由例如w、al、ti、ta、co或cu形成或者包括例如w、al、ti、ta、co或cu。在一个实施方式中，内芯片垫124可以由铝(al)形成或者包括铝(al)。内芯片垫124还可以包括可由金属氮化物(例如，tin、wn、tan或tasin)形成的阻挡金属层。
35.可以在基底100的边缘区域24上形成坝结构116。当在平面图中观看时，坝结构116可以包围每个芯片区域10。当在平面图中观看时，坝结构116可以具有环形状或闭环形状。坝结构116的至少一部分可以使用在芯片区域10上形成内部互连线114的工艺或者于在芯片区域10上形成内部互连线114的工艺期间形成。坝结构116可以包括在下绝缘层112中延伸并平行于基底100的顶表面的虚设金属线以及竖直穿透下绝缘层112的一部分并连接处于不同层级的虚设金属线的虚设金属过孔。
36.虚设内芯片垫128可以位于下绝缘层112的顶表面上。虚设内芯片垫128可以位于边缘区域24上，并且可以连接到坝结构116。当在平面图中观看时，虚设内芯片垫128可以包围每个芯片区域10。
37.可以形成上绝缘层130以完全覆盖基底100的顶表面。上绝缘层130可以形成在下绝缘层112的最上面的层上，并且可以覆盖内芯片垫124和虚设内芯片垫128。在一个实施方式中，上绝缘层130可以由机械耐久性比下绝缘层112的机械耐久性高的绝缘材料形成，或者可以包括机械耐久性比下绝缘层112的机械耐久性高的绝缘材料。在一个实施方式中，上绝缘层130可以由介电常数高于下绝缘层112的介电常数的绝缘材料形成或者包括介电常数高于下绝缘层112的介电常数的绝缘材料。上绝缘层130可以包括氧化硅层、氮化硅层或氮氧化硅层。上绝缘层130可以由例如氮化硅(sin)、氮氧化硅(sion)、sicn、高密度等离子体(hdp)氧化物、原硅酸四乙酯(teos)、等离子体增强型teos(pe
‑
teos)、o3‑
teos、未掺杂硅酸盐玻璃(usg)、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼磷硅酸盐玻璃(bpsg)、氟硅酸
盐玻璃(fsg)、旋涂玻璃(sog)材料、tonen硅氮烯(tosz)或其组合形成，或者可以包括前述材料。
38.在一个实施方式中，上绝缘层130可以包括多个绝缘层。在一个实施方式中，上绝缘层130可以包括可顺序地堆叠在下绝缘层112上的第一上绝缘层132、第二上绝缘层134和第三上绝缘层136。第二上绝缘层134可以由绝缘材料形成，可以具有相对于第一上绝缘层132和第三上绝缘层136的蚀刻选择性，并且可以比第一上绝缘层132和第三上绝缘层136薄。第一上绝缘层132和第三上绝缘层136可以由彼此不同的绝缘材料形成。在一个实施方式中，第一上绝缘层132可以是高密度等离子体(hdp)氧化物层，第二上绝缘层134可以是氮化硅层，第三上绝缘层136可以是原硅酸四乙酯(teos)层。
39.参照图2和图4，可以在互连结构110上形成导电图案150。导电图案150的形成可以包括形成用于覆盖互连结构110的金属层并且将金属层图案化来形成导电图案150，导电图案150电连接到互连结构110中的内部互连线114。
40.导电图案150可以在平行于基底100的顶表面的方向上(例如，横向地)彼此间隔开。在一个实施方式中，导电图案150中的一些导电图案可以是用于将集成电路元件101电连接到(例如，装置的)外部的垫。导电图案150中的其他导电图案150可以是互连线，以将垫彼此电连接或者将垫电连接到内部互连线114。导电图案150可以由第一金属材料(例如，w、al、ti、ta、co或cu)形成或者包括第一金属材料(例如，w、al、ti、ta、co或cu)。导电图案150可以由例如铜(cu)形成或者包括例如铜(cu)。
41.可以形成上过孔126以将导电图案150连接到内芯片垫124。上过孔126可以在形成导电图案150之前形成。可以将上过孔126形成为穿透第一上绝缘层132、第二上绝缘层134和第三上绝缘层136。上过孔126的宽度可以随着距内芯片垫124的距离减小而减小(例如，上过孔126可以具有向下渐缩的形状)。上过孔126可以由与导电图案150的材料相同的材料形成或者包括与导电图案150的材料相同的材料。
42.参照图2和图5，可以在互连结构110和导电图案150上形成保护层162，并且可以在基底100的切割区域22上形成沟槽164。
43.保护层162可以覆盖互连结构110的顶表面，并且可以覆盖导电图案150的侧表面和顶表面。保护层162的厚度可以比导电图案150的厚度小。保护层162的厚度可以在导电图案150的厚度的0.1倍至0.3倍的范围内。保护层162可以由氧化硅形成或者包括氧化硅。在一个实施方式中，保护层162可以是pe
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teos层。
44.可以通过去除下绝缘层112的一部分、上绝缘层130的一部分和保护层162的一部分来形成沟槽164。在一个实施方式中，沟槽164的形成可以包括在保护层162上形成蚀刻掩模以暴露切割区域22并使用蚀刻掩模执行蚀刻工艺。可以将沟槽164形成为暴露层间绝缘层103的顶表面的至少一部分。作为形成沟槽164的结果，下绝缘层112和上绝缘层130可以具有形成在边缘区域24上的侧表面100s和130s。下绝缘层112的侧表面100s和上绝缘层130的侧表面130s可以相对于基底100的顶表面以一定角度倾斜(例如，沟槽164可以具有向下渐缩的形状)。沟槽164可以沿着切割区域22形成，并且可以在第一方向d1和第二方向d2上延伸以包围芯片区域10。沟槽164的宽度可以随着距基底100的顶表面的距离减小而减小。
45.参照图2和图6，可以形成第一钝化层172以覆盖导电图案150。保护层162可以位于第一钝化层172与导电图案150之间。第一钝化层172可以在芯片区域10上覆盖保护层162的
顶表面，并且可以具有非恒定(例如，可变)厚度。保护层162的厚度可以比第一钝化层172的厚度小。在一个实施方式中，第一钝化层172的在导电图案150的侧表面上的部分可以比第一钝化层172的其余部分薄。在一个实施方式中，在芯片区域10上，第一钝化层172可以具有顶表面(例如，背离基底100的表面)，并且顶表面的一部分可以定位在比每个导电图案150的顶表面的竖直水平低的竖直水平处(例如，定位在比每个导电图案150的顶表面靠近基底100的竖直水平处)。在切割区域22上，第一钝化层172可以覆盖层间绝缘层103的顶表面的一部分(例如，层间绝缘层103的在沟槽164的底部处暴露的部分)和沟槽164的内侧表面。
46.在一个实施方式中，参照图7a，可以执行第一沉积工艺以在保护层162上形成初步钝化层171。可以使用高密度等离子体化学气相沉积(hdp
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cvd)方法来执行第一沉积工艺。可以将初步钝化层171形成为覆盖位于第一导电图案150a和第二导电图案150b上的保护层162。初步钝化层171可以具有在第一导电图案150a与第二导电图案150b之间并且朝向彼此突出的内侧表面171s。初步钝化层171的内侧表面171s之间的距离可以随着距上绝缘层130的顶表面的距离减小而增大(例如，初步钝化层171的内侧表面171s之间的间隙可以具有大致梯形形状)。在一个实施方式中，初步钝化层171的内侧表面171s可以彼此连接，并且在这种情况下，空隙可以形成在初步钝化层171中。
47.接下来，参照图7b，可以对初步钝化层171执行蚀刻工艺以去除初步钝化层171的一部分。在蚀刻工艺期间，可以部分地去除朝向彼此突出的内侧表面171s。在蚀刻工艺期间，可以增大内侧表面171s之间的最大距离。可以以这样的方式执行蚀刻工艺，使得初步钝化层171的内侧表面171s之间的距离可以随着距上绝缘层130的距离减小而减小。初步钝化层171在第一导电图案150a的侧表面和第二导电图案150b的侧表面上可以比初步钝化层171在第一导电图案150a的顶表面和第二导电图案150b的顶表面上以及在第一导电图案150a与第二导电图案150b之间(例如，初步钝化层171的在第一导电图案150a与第二导电图案150b之间的保护层162上并且直接位于上绝缘层130上的部分)薄。
48.接下来，参照图7c，可以执行第二沉积工艺以增大初步钝化层171的厚度，从而形成第一钝化层172。可以使用高密度等离子体化学气相沉积(hdp
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cvd)方法来执行第二沉积工艺。
49.参照图2和图8，可以在第一钝化层172上形成第二钝化层182。可以将第二钝化层182形成为充分或完全覆盖第一钝化层172的顶表面。在芯片区域10上，第一钝化层172可以填充导电图案150中的两个相邻导电图案之间的空间的至少一部分。在划线区域20上，第二钝化层182可以填充沟槽164的一部分。第二钝化层182可以是氧化物层，并且可以通过使用原硅酸四乙酯(teos)作为源材料执行沉积工艺来形成。
50.参照图2和图9，可以形成第三钝化层192以覆盖第二钝化层182。在形成第三钝化层192之前，可以使第二钝化层182的顶表面平坦化。可以使用化学机械抛光(cmp)工艺来执行第二钝化层182的顶表面的平坦化。接下来，可以通过对第二钝化层182的平坦化的顶表面执行沉积工艺来形成第三钝化层192。第三钝化层192可以填充划线区域20上的沟槽164的一部分。第三钝化层192可以包括氮化硅层或氮氧化硅层。
51.参照图2和图10，可以形成开口op以暴露导电图案150中的至少一个的顶表面150t。开口op可以具有随着距导电图案150的距离增大而增大的宽度。开口op的形成可以包括在第三钝化层192上形成掩模图案，并使用掩模图案作为蚀刻掩模各向异性地蚀刻第一
钝化层至第三钝化层172、182和192。导电图案150的被开口op暴露的部分可以是用于将集成电路元件101连接到外部装置的垫部。开口op可以具有矩形形状、圆形形状或多边形形状。在开口op具有矩形形状的情况下，半导体装置的垫部可以如图2中所示具有矩形形状。
52.参照图2和图11，可以对划线区域20的切割区域22执行锯切工艺，以将芯片区域10彼此分离。可以通过锯切工艺去除切割区域22的至少一部分。作为锯切工艺的结果，基底100可以被划分成彼此分离的多个半导体芯片。每个半导体芯片可以具有芯片区域10和在芯片区域10周围的边缘区域24。在一个实施方式中，切割区域22的一部分可以留在或保留在边缘区域24附近。可以在锯切工艺之前部分地去除位于划线区域20上的下绝缘层112和上绝缘层130，并且能够在对基底100的锯切工艺期间帮助防止基底100被不完全切割或者帮助防止薄膜被撕裂或朝向芯片区域破裂。
53.在一个实施方式中，参照图11和图12a，导电图案150可以包括在与基底100的顶表面平行的方向上彼此间隔开的第一导电图案150a和第二导电图案150b。第一导电图案150a可以是其顶表面被开口op部分地暴露的垫部，第二导电图案150b可以是与垫部定位在同一竖直水平处的互连线。保护层162可以覆盖导电图案150a和150b，并且保护层162可以具有恒定的厚度。与保护层162的厚度不同，第一钝化层172的厚度t1和第二钝化层182的厚度t2(例如，在竖直方向上)可以不是恒定的。在一个实施方式中，在第一导电图案150a的顶表面和第二导电图案150b的顶表面上的位置处，第一钝化层172的厚度t1可以比第二钝化层182的厚度t2大。在一个实施方式中，在第一导电图案150a与第二导电图案150b之间的位置处，第一钝化层172的厚度t1可以比第二钝化层182的厚度t2小。第一导电图案150a和第二导电图案150b可以(例如，在竖直方向上)具有厚度t3，厚度t3比第一钝化层172的厚度t1大并且比第二钝化层182的厚度t2大(例如，比第二钝化层182的在第二导电图案150b的顶表面上的位置处的厚度t2大)，并且在第一导电图案150a的顶表面上，第一导电图案150a的厚度t3可以是第一钝化层172的厚度t1的1.1倍至1.9倍。第三钝化层192的厚度可以比第一钝化层172的厚度t1小且比第二钝化层182的厚度t2小。
54.第二钝化层182可以具有底表面182b。第二钝化层182的位于第一导电图案150a与第二导电图案150b之间的底表面182b的一部分可以处于比第一导电图案150a的顶表面和第二导电图案150b的顶表面的竖直水平低的竖直水平处(例如，比第一导电图案150a的顶表面和第二导电图案150b的顶表面靠近基底100)。
55.参照图11和图12b，第一导电图案150a和第二导电图案150b可以具有彼此相对(例如，面对)的内侧表面150s。导电图案150a和150b的内侧表面150s可以相对于基底100的顶表面以一定角度倾斜。导电图案150a和150b的内侧表面150s可以相对于基底100的顶表面形成第一角度θ1。第一钝化层172可以在导电图案150a和150b之间具有内侧表面172s。第一钝化层172的内侧表面172s可以相对于基底100的顶表面形成第二角度θ2。在一个实施方式中，第二角度θ2可以比第一角度θ1小。
56.在下文中，将描述根据各种实施例的半导体装置。为了简要描述，先前参照图2至图12b描述的元件可以由相同的附图标记标识，而不重复其重叠描述。
57.图13a和图13b是根据实施例的半导体装置的一部分的与图11的部分cc对应的放大剖视图。
58.参照图13a，在第一导电图案150a的顶表面150t和第二导电图案150b的顶表面
150t上，第二钝化层182的厚度t2可以比第一钝化层172的厚度t1大。
59.参照图13b，第一钝化层172的内侧表面172s可以彼此接触。在一个实施方式中，第二钝化层182的最下面的表面182b(例如，第二钝化层182的最靠近基底100的部分)可以位于第一导电图案150a与第二导电图案150b之间，并且可以具有尖锐形状(例如，可以变成点)。
60.图14和图15是根据实施例的半导体装置的沿着图2的线i
‑
i'截取的剖视图。
61.参照图14，在导电图案150的顶表面上，第一钝化层172可以与第三钝化层192接触(例如，直接接触)。在一个实施方式中，可以执行参照图9描述的对第二钝化层182的平坦化工艺以暴露第一钝化层172的顶表面。第二钝化层182可以不暴露于开口op。
62.参照图15，层间绝缘层103的顶表面103t在切割区域22上可以比在芯片区域10和边缘区域24上低(例如，更靠近基底100)。在一个实施方式中，第一钝化层172的在切割区域22上的最下面的表面172b可以位于比层间绝缘层103的最上面的表面(例如，103t)的竖直水平低的竖直水平处。
63.图16是根据实施例的与半导体装置分离的半导体芯片的平面图。图17是根据实施例的包括半导体芯片的半导体封装件的剖视图。
64.参照图16，已经在基底100上通过锯切工艺分割的半导体芯片200可以包括芯片区域10和在芯片区域10周围的边缘区域24。切割区域22的一部分可以留在边缘区域24附近或周围。切割区域22可以包围边缘区域24，并且在这种情况下，切割区域22和边缘区域24可以构成划线区域20。导电图案150可以位于芯片区域10的外边缘区域中或上。坝结构116可以位于边缘区域24上以包围芯片区域10。
65.参照图17，半导体封装件1000可以包括半导体芯片200、封装件基底500、外结合端子550和模制层570。在一个实施方式中，通过前述制造方法制造的半导体芯片200可以安装在封装件基底500上。
66.半导体芯片200可以包括由钝化层153暴露的芯片垫150。钝化层153可以包括上述第一钝化层至第三钝化层172、182和192。芯片垫150可以包括用于输入或输出数据信号的数据垫、用于输入或输出命令信号和地址信号的命令/地址垫或者可以分别施加地电压和电源电压的地垫和电源垫。
67.在一个实施方式中，封装件基底500可以是印刷电路板、柔性基底或带基底。在一个实施方式中，封装件基底500可以包括其中设置有内部互连线的柔性印刷电路板或刚性印刷电路板或者其组合。
68.封装件基底500可以具有彼此背对的顶表面和底表面，并且可以包括接合垫510和外结合垫520。接合垫510可以位于封装件基底500的顶表面上，外结合垫520可以位于封装件基底500的底表面上。接合垫510和外结合垫520可以通过内部互连线彼此连接。半导体芯片200可以位于封装件基底500的顶表面的中心区域上，并且粘合层515可以位于半导体芯片200与封装件基底500之间。
69.接合垫510可以通过布线w连接到半导体芯片200的芯片垫150。外结合垫520可以通过内部互连线icl连接到接合垫510。
70.模制层570可以位于封装件基底500的顶表面上以覆盖半导体芯片200。模制层570可以包括环氧模塑料。
71.外结合端子550可以在封装件基底500的底表面上附着到外结合垫520。半导体封装件1000可以通过外结合端子550连接到外部电子装置。
72.图18是根据实施例的半导体装置的与图2的线i
‑
i'对应的剖视图。图19是根据实施例的包括半导体芯片的半导体封装件的剖视图。为了简要描述，先前描述的元件可以由相同的附图标记标识，而不重复其重叠描述。
73.参照图18，根据实施例的半导体芯片可以包括穿透互连结构210和下垫222。穿透互连结构210可以穿透基底100和层间绝缘层103，并且可以连接到内部互连线114。穿透互连结构210可以包括导电层212和过孔绝缘层214。导电层212可以由金属材料(例如，w、al、ti、ta、co或cu)形成或者包括金属材料(例如，w、al、ti、ta、co或cu)。过孔绝缘层214可以位于导电层212与基底100之间以及位于导电层212与层间绝缘层103之间。过孔绝缘层214可以由例如氧化硅形成或者包括例如氧化硅。下垫222可以通过穿透互连结构210的导电层212电连接到内部互连线114。下垫222的侧表面可以被下钝化层224覆盖，下钝化层224可以被设置为覆盖基底100的底表面100b。
74.参照图19，根据实施例的半导体封装件可以是高带宽存储器(hbm)封装件。半导体封装件1000可以包括半导体芯片200、处理芯片300、中介体400和封装件基底500。
75.可通过前述方法制造的半导体芯片200可以安装在封装件基底500上。半导体芯片200可以包括存储器芯片和/或逻辑芯片。在一个实施方式中，半导体芯片200中的最下面的一个可以是逻辑芯片。逻辑芯片可以是例如微处理器、模拟器件或数字信号处理器。除了最下面的半导体芯片200之外，半导体芯片200可以是存储器芯片。在一个实施方式中，存储器芯片可以包括易失性存储器芯片(例如，动态随机存取存储器(dram)芯片和静态随机存取存储器(sram)芯片)或者非易失性存储器芯片(例如，相变随机存取存储器(pram)芯片、磁阻式随机存取存储器(mram)芯片、铁电随机存取存储器(feram)芯片或电阻式随机存取存储器(rram)芯片)。
76.半导体芯片200可以包括位于其顶表面和底表面上的垫200p。垫200p可以是图18中所示的下垫222和芯片垫150中的一者。在一个实施方式中，半导体芯片200的顶表面上的垫可以是下垫222，半导体芯片200的底表面上的垫可以是芯片垫150。在一个实施方式中，半导体芯片200的顶表面上的垫可以是芯片垫150，半导体芯片200的底表面上的垫可以是下垫222。半导体芯片200可以通过结合端子202电连接到中介体400。
77.中介体400可以位于半导体芯片200与封装件基底500之间。中介体400可以包括位于其顶表面和底表面上的垫400p。中介体400可以通过结合端子402和302将处理芯片300和半导体芯片200电连接到封装件基底500。处理芯片300可以是例如微处理器单元(mpu)或图形处理器单元(gpu)。
78.外结合端子550可以附着到封装件基底500的底表面上的外结合垫500p。半导体封装件1000可以通过外结合端子550连接到外部电子装置。
79.通过总结和回顾，随着电子工业发展，半导体装置可以具有高集成密度和高操作速度。半导体芯片可以包括再分布层，再分布层连接到芯片垫并且用于改变放置在半导体芯片中的特定位置处的垫的位置。
80.根据实施例，覆盖半导体芯片的芯片区域上的最上面的金属线和垫的钝化层可以具有多层结构，并且能够防止在半导体芯片中发生裂纹或工艺故障并能够增加半导体芯片
的机械耐久性。
81.一个或更多个实施例可以提供一种包括再分布垫的半导体装置。
82.一个或更多个实施例可以提供包括多个堆叠的钝化层的半导体装置。
83.在此已经公开了示例实施例，并且尽管采用了特定术语，但是它们被使用并且仅在一般和描述性意义上被解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本技术时将清楚的，除非另外具体指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中所阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。