包括擦除晶体管的非易失性存储装置的制作方法

包括擦除晶体管的非易失性存储装置
1.相关申请的交叉引用
2.本技术要求于2020年8月13日在韩国知识产权局(kipo)提交的韩国专利申请no.10-2020-0101695的优先权，通过引用将上述韩国专利申请的主题合并于此。
技术领域
3.本发明构思的实施例总体上涉及半导体集成电路，并且更具体地涉及包括擦除晶体管的非易失性存储装置。


背景技术：

4.为了增加集成密度，已经开发了在存储单元阵列中竖直地堆叠存储单元的各种竖直存储装置。竖直存储装置通常包括沿竖直方向延伸的沟道结构以及栅电极和围绕沟道结构的绝缘层的交替堆叠的布置。即使许多存储装置的整体尺寸可以通过使用竖直结构来减小，但是所得到的尺寸减小仍会受到与存储单元阵列相关联的外围电路(例如，页面缓冲器)的限制。


技术实现要素：

5.本发明构思的实施例可以提供展现出显著减小的尺寸的非易失性存储装置。
6.根据本发明构思的特定实施例，一种非易失性存储装置包括：位线，所述位线设置在单元区域的第一端部处，并沿第一水平方向布置且沿第二水平方向延伸；至少一条源极线，所述至少一条源极线设置在所述单元区域的第二端部处并且沿所述第二水平方向延伸；单元沟道结构，所述单元沟道结构设置在所述单元区域的单元串区中，其中，每一个所述单元沟道结构连接在所述位线和所述源极线之间并且包括至少一个串选择晶体管、至少一个接地选择晶体管和存储单元；栅电极结构，所述栅电极结构竖直地堆叠在所述单元串区中，其中，所述栅电极结构包括至少一条串选择线、至少一个接地选择线和字线；擦除沟道结构，所述擦除沟道结构设置在所述单元区域的接触区中，其中，每一个所述擦除沟道结构连接在所述位线和所述源极线之间并且包括擦除晶体管；以及擦除选择线，所述擦除选择线设置在所述接触区中以形成所述擦除晶体管的栅电极。
7.根据本发明构思的特定实施例，一种具有外围上单元(cop)结构的非易失性存储器包括外围区域和单元区域，所述外围区域包括外围电路，所述单元区域竖直地堆叠在所述外围区域上并且包括存储单元阵列。所述非易失性存储装置还包括：擦除沟道结构，所述擦除沟道结构设置在沿水平方向与所述存储单元阵列相邻的接触区中并且连接在位线和源极线之间，其中，每一个所述擦除沟道结构包括擦除晶体管；以及擦除选择线，所述擦除选择线设置在所述接触区上以形成所述擦除晶体管的栅电极。
8.根据本发明构思的特定实施例，一种非易失性存储装置包括：第一金属焊盘，所述第一金属焊盘设置在单元区域中；第二金属焊盘，所述第二金属焊盘设置在外围区域中，所述外围区域设置在所述单元区域下方，其中，所述外围区域通过所述第一金属焊盘和所述
第二金属焊盘竖直地连接到所述单元区域；位线，所述位线设置在所述单元区域的第一端部处，并沿第一水平方向布置且沿第二水平方向延伸；至少一条源极线，所述至少一条源极线设置在所述单元区域的第二端部处并且沿所述第二水平方向延伸；单元沟道结构，所述单元沟道结构设置在所述单元区域的单元串区中，并且各自连接在所述位线和所述源极线之间，其中，每一个所述单元沟道结构包括至少一个串选择晶体管、至少一个接地选择晶体管和存储单元；栅电极结构，所述栅电极结构竖直地堆叠在所述单元串区中，其中，所述栅电极结构包括至少一条串选择线、至少一个接地选择线和字线；擦除沟道结构，所述擦除沟道结构设置在所述单元区域的接触区中，其中，每一个所述擦除沟道结构连接在所述位线和所述源极线之间并且包括擦除晶体管；以及擦除选择线，所述擦除选择线设置在所述接触区中以形成所述擦除晶体管的栅电极。
附图说明
9.将结合附图描述本发明构思的特定实施例。
10.图1是示出了根据本发明构思的实施例的非易失性存储装置的透视图。
11.图2是示出了根据本发明构思的实施例的具有外围上单元(cop)结构的非易失性存储装置的透视图。
12.图3是示出了根据本发明构思的实施例的非易失性存储装置的框图。
13.图4是示出了可以被包括在图3的非易失性存储装置中的存储单元阵列结构的框图。
14.图5是被包括在图4的存储单元阵列中的存储块blki的等效电路图。
15.图6是示出了比较示例和根据本发明构思的实施例的非易失性存储装置的电路图。
16.图7是根据本发明构思的实施例的非易失性存储装置的平面图，图8是进一步示出了图7的非易失性存储装置的竖直结构的横截面图，并且图9是示出了包括在图7的非易失性存储装置中的擦除沟道结构的端部的放大横截面图。
17.图10是根据本发明构思的实施例的非易失性存储装置的平面图，图11是进一步示出了图10的非易失性存储装置的竖直结构的横截面图，并且图12是示出了可以被包括在图10的非易失性存储装置中的各种擦除沟道结构的视图。
18.图13是根据本发明构思的实施例的非易失性存储装置的平面图，并且图14是进一步示出了图13的非易失性存储装置的竖直结构的横截面图。
19.图15是示出了根据本发明构思的实施例的另一非易失性存储装置的透视图，并且图16是进一步示出了图15的非易失性存储装置的竖直结构的横截面图。
20.图17和图18是示出了根据本发明构思的实施例的非易失性存储装置的各自横截面图。
21.图19是示出了根据本发明构思的实施例的堆叠半导体器件的制造的概念图。
22.图20是示出了根据本发明构思的实施例的固态盘或固态硬盘(ssd)的框图。
具体实施方式
23.在整个书面描述和附图中，同样的附图标记和标签用于指示同样或类似的元件
和/或特征。在整个书面描述中，特定几何术语可以用于强调相对于本发明构思的特定实施例的元件、组件和/或特征之间的相对关系。本领域技术人员将认识到，这些几何术语本质上是相对的，在描述关系上是任意的，和/或针对所示的实施例的方面。例如，几何术语可以包括：高度/宽度；竖直/水平；顶/底；较高/较低；较近/较远；较厚/较薄；接近/远离；上方/下方；之下/之上；上/下；中心/侧；围绕；位于
…
上方/位于
…
下方；等等。
24.在这方面，竖直方向d3指示与半导体衬底的上表面垂直的方向，并且第一水平方向d1和第二水平方向d2指示与半导体衬底的上表面平行的两个方向。第一水平方向d1和第二水平方向d2可以基本垂直。这里，第一水平方向d1可以被称为第一方向，第二水平方向d2可以被称为第二方向，并且竖直方向d3可以被称为第三方向。附图中箭头所指示的方向和相反的方向可以被认为是相同的方向。
25.图1是示出了根据本发明构思的实施例的非易失性存储装置1000的横截面图。
26.参照图1，非易失性存储装置1000可以包括位线bl、至少一条源极线csl、单元沟道结构ch、栅电极结构、擦除沟道结构ech和擦除选择线egsl。
27.位线bl可以设置在单元区域creg的第一端(在竖直方向d3上)处。位线bl可以沿第一水平方向d1布置，并且沿第二水平方向d2延伸。
28.源极线csl可以设置在单元区域creg的第二端(在竖直方向d3上)处，并且沿第二水平方向d2延伸。在一些实施例中，源极线csl可以包括沿第一水平方向d1布置的多条线。在一些实施例中，如在图1中示出的实施例中，源极线csl可以被实现为具有平面形状的公共源极线。
29.在一些实施例中，如在图1中示出的实施例中，源极线csl可以沿第二水平方向d2不间断地(例如，在没有切割的情况下)延伸到单元串区clar和接触区ctar。利用这种构造，源极线csl可以公共地连接到单元沟道结构ch和擦除沟道结构ech。因此，施加到源极线csl的擦除电压vers可以施加到单元沟道结构ch的底部，并且通过擦除沟道结构ech和位线bl被同时施加到单元沟道结构ch的上部。
30.替代地，在一些实施例中，如在下面关于图15描述的实施例中，源极线csl可以在单元串区clar和接触区ctar之间的边界处被切割，使得源极线有效地被划分成第一源极线分段和第二源极线分段。
31.单元沟道结构ch可以设置在单元区域creg的单元串区clar中，并且各自连接在位线bl和源极线csl之间。如后面将描述的，每个单元沟道结构ch可以包括至少一个串选择晶体管、存储单元和至少一个接地选择晶体管。
32.栅电极结构可以包括在单元串区clar中竖直地堆叠的栅极线(在竖直方向d3上)。栅电极结构可以包括至少一条串选择线ssl、字线wl和至少一条接地选择线gsl。串选择线ssl对应于串选择晶体管的栅电极，字线wl对应于存储单元的栅电极，并且接地选择线gsl对应于接地选择晶体管的栅电极。字线wl可以被字线切割区wc切割，并且串选择线ssl可以被字线切割区wc和串选择线切割区sc切割。
33.图1示出了包括两条(2条)串选择线ssl和一条(1条)接地选择线gsl的示例，然而串选择线的数目和接地选择线的数目可以随设计而改变。
34.擦除沟道结构ech可以设置在单元区域creg的接触区ctar中。擦除沟道结构ech可以各自连接在位线bl和源极线csl之间。擦除沟道结构ech可以包括擦除晶体管etr。
35.擦除选择线egsl可以设置在接触区ctar中，以形成擦除晶体管etr的栅电极。擦除晶体管etr可以根据操作模式通过具有导通电压和/或关断电压的控制信号con而被开关。在擦除操作期间，可以通过将导通电压施加到擦除选择线egsl使擦除晶体管etr导通，以将由源极线csl提供的擦除电压vers施加到位线bl。与之相比，在编程操作或读取操作期间，可以通过将关断电压施加到擦除选择线egsl使擦除晶体管etr关断，以将位线bl与源极线csl电断开。
36.在图1的所示示例中，单元沟道结构ch的接地选择晶体管和擦除沟道结构ech的擦除晶体管etr可以设置在相同的“高度”(例如，在竖直方向d3上测量的相对于水平设置的衬底的距离)。在这种情况下，擦除选择线egsl可以是接地选择线gsl的一部分，使得可以通过在单元串区clar和接触区ctar之间的边界处切割接地选择线gsl来提供与擦除选择线gsl对应的部分。例如，接地选择线gsl可以在单元串区clar和接触区ctar之间的边界处被字线切割区wc切割，并且接地选择线gsl的位于接触区ctar中的部分可以被实现为擦除选择线egsl。
37.尽管在图1中未具体地示出，但是非易失性存储装置1000可以包括如后面将描述的连接到位线bl的页面缓冲器。传统地，用于选择性地将擦除电压施加到位线的擦除晶体管被包括在页面缓冲器中，由此增大了页面缓冲器的总体尺寸。与之相比，本发明构思的实施例将擦除晶体管etr提供在单元区域creg的接触区ctar中，由此有效地减小了页面缓冲器的总体尺寸。认识到非易失性存储装置通常包括大量的页面缓冲器，如由本发明构思的实施例提供的各个页面缓冲器的尺寸的减小使得非易失性存储装置的尺寸显著减小。
38.因此，根据本发明构思的实施例的非易失性存储装置包括尺寸减小的页面缓冲电路。即，根据本发明构思的实施例的非易失性存储装置包括通过从页面缓冲电路去除了用于将擦除电压vers施加到位线bl的擦除晶体管etr并且代替地使用擦除沟道结构ech来实现擦除晶体管etr而使得尺寸减小的页面缓冲电路。
39.图2是示出了根据本发明构思的实施例的具有外围上单元(cop)结构的非易失性存储装置的透视图。
40.参照图2，非易失性存储装置可以包括其中可以设置外围电路的外围区域preg和其中可以设置存储单元阵列的单元区域creg。
41.外围区域preg可以包括半导体衬底、形成在半导体衬底的顶表面上的外围电路和覆盖外围电路的下绝缘层。存储单元区域creg可以包括形成在下绝缘层上的基体层、形成在基体层上的存储单元阵列和覆盖存储单元阵列的上绝缘层。
42.利用这种构造，根据本发明构思的实施例的存储装置可以通过采用其中一个或更多个外围电路设置在半导体衬底上并且一个或更多个存储单元阵列竖直地堆叠在外围电路上的cop结构来提供减小的总体尺寸(例如，横向区或占用面积)。另外，这样的存储装置可以通过从设置在外围区域preg中的页面缓冲电路去除擦除晶体管并且代替地使用擦除沟道结构ech实现单元区域中的擦除晶体管来提供总体尺寸的进一步减小。
43.图3是示出了根据本发明构思的实施例的非易失性存储装置的框图。
44.参照图3，非易失性存储装置1000可以包括存储单元阵列500、页面缓冲电路510、数据输入/输出(i//o)电路520、地址译码器530、控制电路550和电压产生器560。例如，存储单元阵列500可以形成在图2的单元区域creg中，并且页面缓冲电路510、数据i/o电路520、
地址译码器530、控制电路550和电压产生器560可以形成在图2的外围区域preg中。
45.存储单元阵列500可以通过串选择线ssl、字线wl和接地选择线gsl耦接到地址译码器530。另外，存储单元阵列500可以通过位线bl耦接到页面缓冲电路510。存储单元阵列500可以包括耦接到字线wl和位线bl的存储单元。在一些实施例中，存储单元阵列500可以是以三维结构(或竖直结构)形成在衬底上的三维存储单元阵列。在这种情况下，存储单元阵列500可以包括被竖直地定向以使至少一个存储单元位于另一存储单元上方的单元串(例如，nand串)。
46.控制电路550可以从存储控制器接收命令(信号)cmd和地址(信号)addr，并且响应于(或基于)命令信号cmd和地址信号addr中的至少一者控制非易失性存储装置1000的擦除、编程和读取操作。擦除操作可以包括执行一系列擦除循环，并且编程操作可以包括执行一系列编程循环。每个编程循环可以包括编程操作和编程验证操作。每个擦除循环可以包括擦除操作和擦除验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。
47.例如，控制电路550可以基于命令信号cmd生成用于控制电压产生器560的操作的控制信号ctl并且可以生成用于控制页面缓冲电路510的页面缓冲控制信号pbc，并且基于地址信号addr生成行地址r_addr和列地址c_addr。控制电路550可以将行地址r_addr提供到地址译码器530，并且将列地址c_addr提供到数据i/o电路520。
48.地址译码器530可以通过串选择线ssl、字线wl和接地选择线gsl耦接到存储单元阵列500。在编程操作或读取操作期间，地址译码器530可以基于行地址r_addr将一条字线wl确定(或选择)为选定的字线并且将除了选定的字线之外的其余字线wl确定为未选定的字线。
49.另外，在编程操作或读取操作期间，地址译码器530可以基于行地址r_addr将一条串选择线ssl确定为选定的串选择线并且将除了选定的串选择线之外的其余串选择线ssl确定为未选定的串选择线。
50.电压产生器560可以基于控制信号ctl生成非易失性存储装置1000的存储单元阵列500的操作所需的字线电压vwl。电压产生器560可以从存储控制器接收电力pwr。字线电压vwl可以通过地址译码器530施加到字线wl。
51.例如，在擦除操作期间，电压产生器560可以基于擦除地址将擦除电压施加到存储块的阱和/或公共源极线并且将擦除准许电压(例如，接地电压)施加到存储块的全部字线或一部分字线。另外，在擦除验证操作期间，电压产生器560可以将擦除验证电压同时施加到存储块的全部字线或顺序地(例如，逐一地)施加到字线。
52.例如，在编程操作期间，电压产生器560可以将编程电压施加到选定的字线，并且可以将编程通过电压施加到未选定的字线。另外，在编程验证操作期间，电压产生器560可以将编程验证电压施加到第一字线，并且可以将验证通过电压施加到未选定的字线。
53.另外，在正常读取操作期间，电压产生器560可以将读取电压施加到选定的字线，并且可以将读取通过电压施加到未选定的字线。在数据恢复读取操作期间，电压产生器560可以将读取电压施加到与选定的字线相邻的字线，并且可以将恢复读取电压施加到选定的字线。
54.页面缓冲电路510可以通过位线bl耦接到存储单元阵列500。页面缓冲电路510可以包括多个缓冲器。在一些实施例中，每个缓冲器可以仅连接到单条位线。在其他实施例
中，每个缓冲器可以连接到两条或更多条位线。页面缓冲电路510可以临时地存储要在选定的页面被编程的数据或从存储单元阵列500的选定的页面读出的数据。
55.数据i/o电路520可以通过数据线dl耦接到页面缓冲电路510。在编程操作期间，数据i/o电路520可以接收从存储控制器接收的编程数据data，并且基于从控制电路550接收的列地址c_addr将编程数据data提供到页面缓冲电路510。在读取操作期间，数据i/o电路520可以基于从控制电路550接收的列地址c_addr将已经从存储单元阵列500读取的且存储在页面缓冲电路510中的读取数据data提供到存储控制器。
56.另外，页面缓冲电路510和数据i/o电路520可以从存储单元阵列500的第一区读取数据，并且将该读取的数据写入到存储单元阵列500的第二区(例如，不将数据传输到非易失性存储装置1000外部的源(诸如传输到存储控制器))。即，页面缓冲电路510和数据i/o电路520可以执行回写式操作。
57.图4是在一个示例中示出了可以包括在图3的非易失性存储装置中的存储单元阵列的框图，并且图5是图4的存储单元阵列的存储块blki的等效电路图。
58.参照图4，存储单元阵列500可以包括存储块blk1至blkz。在一些实施例中，存储块blk1至blkz可以由图3的地址译码器430选择。例如，地址译码器430可以选择存储块blk1至blkz之中的与块地址对应的特定存储块blk。
59.图5的存储块blki可以以三维结构(或竖直结构)形成在衬底上。例如，包括在存储块blki中的nand串或单元串可以在与衬底的上表面垂直的第一水平方向d1上形成。
60.参照图5，存储块blki可以包括耦接在位线bl1、bl2和bl3与公共源极线csl之间的nand串ns11至ns33。nand串ns11至ns33均可以包括串选择晶体管sst、存储单元mc1至mc8和接地选择晶体管gst。在图5中，nand串ns11至ns33均被示出为包括八个存储单元mc1至mc8。然而，实施例不限于此。在一些实施例中，nand串ns11至ns33均可以包括任意数目的存储单元。
61.每个串选择晶体管sst可以连接到相应的串选择线(ssl1至ssl3之一)。存储单元mc1至mc8可以各自连接到相应的栅极线gtl1至gtl8。栅极线gtl1至gtl8可以为字线，并且栅极线gtl1至gtl8中的一些栅极线可以为伪字线。每个接地选择晶体管gst可以连接到相应的接地选择线(gsl1至gsl3之一)。每个串选择晶体管sst可以连接到相应的位线(例如，bl1、bl2和bl3之一)，并且每个接地选择晶体管gst可以连接到公共源极线csl。
62.具有相同高度的字线(例如，wl1)可以被公共地连接，并且接地选择线gsl1至gsl3与串选择线ssl1至ssl3可以被分离。即使未示出，但是与中间开关线对应的栅极线可以被分离，如下面将描述的。在图5中，存储块blki被示出为耦接到八条栅极线gtl1至gtl8和三条位线bl1至bl3。然而，实施例不限于此。存储单元阵列500中的每个存储块可以耦接到任意数目的字线和任意数目的位线。
63.图6是示出了由根据本发明构思的实施例的非易失性存储装置提供的用于减小尺寸的一种方法的电路图。
64.如前面已经指出的，例如，当页面缓冲器的数目与位线bl的数目相等(或成比例)时，大量的页面缓冲器可以设置在外围区域preg中。考虑到这一点，图6包括比较示例的页面缓冲器pbc(与页面缓冲器的特定常规的实施方案一致)以及可以被包括在根据本发明构思的实施例的非易失性存储装置中的页面缓冲器pbp。
65.比较示例的页面缓冲器pbc包括锁存电路lat、晶体管t1和t2以及擦除晶体管etr，晶体管t1和t2被配置为响应于控制信号blslt和blshf控制位线bl和锁存电路lat之间的电连接，擦除晶体管etr被配置为响应于控制信号con控制向位线bl施加源电压vers。注意的是，所有这些元件都设置在外围区域preg中。
66.与之相比，根据本发明构思的实施例的页面缓冲器pbc在外围区域preg内不包括擦除晶体管etr。而是，将擦除晶体管etr有效地移至单元区域creg。如上所述，擦除晶体管etr可以使用单元区域creg中的擦除沟道结构ech来实现。
67.因此，与传统的页面缓冲器pbc相比，根据本发明构思的实施例的页面缓冲器pbp可以在外围区域preg内具有减小的总体尺寸，该减小的总体尺寸通过从页面缓冲器pbp去除擦除晶体管etr来实现。因此，如前所述，对于包括大量的页面缓冲器的非易失性存储装置，可以通过减小构成的单个页面缓冲器的尺寸来极大地减小非易失性存储装置的总体尺寸。
68.图7是进一步示出了根据本发明构思的实施例的特定非易失性存储装置的平面图(或俯视图)，图8是图7的非易失性存储装置的横截面图(沿着第二水平方向d2截取)，并且图9是在图8中标识的擦除沟道结构(etr)的端部的放大横截面图。
69.参照图7、图8和图9，包括栅极线或栅电极ssl、wl和gsl的栅电极结构可以设置在半导体衬底100上方。衬底100可以包括半导体材料，例如硅、锗、硅锗或iii-v半导体化合物(例如，gap、gaas、gasb等)。栅电极结构ssl、wl和gsl可以被如上描述的串选择线切割区sc和/或字线切割区wc切割。
70.栅电极结构ssl、wl和gsl可以包括缓冲氧化物层210以及交替地且重复地堆叠在缓冲氧化物层210上的栅电极220和绝缘图案230。缓冲氧化物层210可以覆盖衬底100的顶表面。缓冲氧化物层210可以包括例如热生长氧化物层或氧化硅层。栅电极220可以包括至少一个接地选择栅电极gsl、单元栅电极wl和至少一个串选择栅电极ssl。接地选择栅电极gsl可以是栅电极220中的最下面的电极，并且串选择栅电极ssl可以是栅电极220中的最上面的电极。单元栅电极wl可以设置在接地选择栅电极gsl和串选择栅电极ssl之间。栅电极220可以由例如掺杂硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任何组合来形成，或者可以包括例如掺杂硅、金属(例如，钨)、金属氮化物、金属硅化物或它们的任何组合。
71.绝缘图案230可以设置在栅电极220之间，栅电极220定位成在与衬底100的顶表面垂直的竖直方向d3上彼此相邻。大多数绝缘图案230可以具有相同的厚度，并且至少一个绝缘图案230可以比其他绝缘图案厚。例如，位于串选择栅电极ssl上的最上面的绝缘图案(在下文中称为第一绝缘图案)可以比下方的绝缘图案厚。第一绝缘图案的厚度可以是下方的绝缘图案的厚度的至少两倍。绝缘图案230可以由例如氧化硅形成，或者可以包括例如氧化硅。
72.如上所述，非易失性存储装置1001可以在竖直方向d3上被划分成单元区域creg和外围区域preg，并且可以在第二水平方向d2上被划分成单元串区clar和接触区ctar。
73.单元沟道结构ch可以穿过栅电极结构ssl、wl和gsl。每个单元沟道结构ch可以包括竖直沟道部分315和围绕竖直沟道部分315的电荷存储结构310。另外，每个单元沟道结构ch可以包括形成在竖直沟道部分315中的内部空间和被内部空间围绕的间隙填充层320。每
个单元沟道结构ch可以包括设置在其上部中的焊盘330。当从上往下看时，单元沟道结构ch可以以z字形形状或以线形状布置。竖直沟道部分315可以电连接到衬底100。竖直沟道部分315可以包括单个层或多个层。竖直沟道部分315可以包括例如单晶硅层、有机半导体层或碳纳米管中的至少一种。
74.电荷存储结构310可以沿着竖直沟道部分315的外侧壁并且在竖直方向d3上延伸。例如，电荷存储结构310可以具有围绕竖直沟道部分315的外侧壁的形状。电荷存储结构310可以包括例如氧化硅层、氮化硅层、氮氧化硅层和高k介电层中的至少一种，并且可以具有单层或多层结构。
75.如图9所示，每个电荷存储结构310可以包括隧道绝缘层tl、阻挡绝缘层bll和电荷存储层ctl。隧道绝缘层tl可以设置为与每个竖直沟道部分315相邻，以包围或覆盖竖直沟道部分315的外侧壁。阻挡绝缘层bll可以设置为与栅电极220相邻。电荷存储层ctl可以设置在隧道绝缘层tl和阻挡绝缘层bll之间。隧道绝缘层tl可以包括例如氧化硅层或高k介电层(例如，氧化铝(al2o3)或氧化铪(hfo2))。阻挡绝缘层bll可以包括例如氧化硅层或高k介电层(例如，氧化铝(al2o3)或氧化铪(hfo2))。电荷存储层ctl可以包括例如氮化硅层。间隙填充层320可以包括例如氧化硅层、氮化硅层或氮氧化硅层。
76.焊盘330可以设置在每个单元沟道结构ch和每个擦除沟道结构ech的上部中。焊盘330可以横向地延伸，以覆盖竖直沟道部分315的顶表面和电荷存储结构310的顶表面。焊盘330可以覆盖隧道绝缘层tl的顶表面、电荷存储层ctl的顶表面和阻挡绝缘层bll的顶表面中的至少一者。例如，如图8所示，焊盘330可以覆盖隧道绝缘层tl、电荷存储层ctl和阻挡绝缘层bll的所有顶表面。焊盘330可以包括掺杂有第一导电类型的杂质的半导体材料。作为示例，焊盘330可以是高掺杂的n型区域。
77.竖直沟道部分315和焊盘330可以由半导体材料(例如，硅)形成。作为示例，竖直沟道部分315和焊盘330可以包括多晶硅。竖直沟道部分315和焊盘330可以具有彼此不同的晶体学结构。
78.如上所述，在擦除操作期间，擦除电压vers可以被施加到位线bl，并且通过gidl现象，可以在竖直沟道部分315中产生电子-空穴对。电子可以移向焊盘330，并且空穴可以被供应到竖直沟道部分315。因此，在擦除操作期间，可以有效地将空穴从竖直沟道部分315提供到电荷存储层ctl中，因此改进了三维非易失性存储装置的擦除操作性质。
79.第一层间绝缘层460可以设置在栅电极结构ssl、wl和gsl上。第一层间绝缘层460可以覆盖最上面的绝缘图案230的顶表面和焊盘330的顶表面。第一层间绝缘层460可以包括例如氧化硅层。
80.第二层间绝缘层480可以设置在第一层间绝缘层460上。第二层间绝缘层480可以覆盖第一层间绝缘层460的顶表面。第二层间绝缘层480可以包括例如氧化硅层。沟道接触插塞hcp可以设置在每个单元沟道结构ch和每个擦除沟道结构ech上。沟道接触插塞hcp可以穿过第一层间绝缘层460和第二层间绝缘层480，并且可以与焊盘330直接接触。沟道接触插塞hcp可以包括例如金属材料(例如，铜或钨)和金属氮化物(例如，tin、tan或win)中的至少一种。
81.位线bl可以设置在第二层间绝缘层480上。位线bl可以在单元串区clar和接触区ctar中沿第二水平方向d2延伸。位线bl可以布置为在第一水平方向d1上彼此间隔开。每条
位线bl可以电连接到沿着第二水平方向d2布置的单元沟道结构ch和擦除沟道结构ech。位线bl可以包括例如金属材料。
82.电荷存储结构310可以设置为包围竖直沟道部分315的侧表面，并且可以介于竖直沟道部分315的底表面和衬底100之间。换言之，竖直沟道部分315可以与衬底100分离。
83.源极导电图案scp可以设置在衬底100和缓冲氧化物层210之间。源极导电图案scp可以包括第一源极导电图案scp1和第二源极导电图案scp2。第二源极导电图案scp2可以设置在第一源极导电图案scp1的顶表面上。第一源极导电图案scp1可以从衬底100与第二源极导电图案scp2之间的区域延伸到第二源极导电图案scp2与竖直沟道部分315之间以及衬底100与竖直沟道部分315之间的其他区域。如图9所示，由于第一源极导电图案scp1，电荷存储结构310可以被划分成位于第一源极导电图案scp1上的上电荷存储结构310a和位于第一源极导电图案scp1下方的下电荷存储结构310b。
84.在一些实施例中，第一源极导电图案scp1可以包括水平部分pp和竖直部分vp。第一源极导电图案scp1的水平部分pp可以设置在衬底100和第二源极导电图案scp2之间。竖直部分vp可以从竖直沟道部分315与水平部分pp之间的区域延伸到第二源极导电图案scp2与竖直沟道部分315之间以及衬底100与竖直沟道部分315之间的其他区域。竖直部分vp可以与电荷存储结构310接触。竖直部分vp的顶表面可以位于水平部分pp的顶表面与第二源极导电图案scp2的顶表面之间的竖直水平(vertical level)。竖直部分vp的底表面可以位于比衬底100的顶表面低的竖直水平。第一源极导电图案scp1和第二源极导电图案scp2可以由掺杂有第一导电类型的杂质的多晶硅层形成，并且掺杂到第二源极导电图案scp2中的杂质的浓度可以高于第一源极导电图案scp1中的杂质的浓度。这样的源极导电图案scp可以用作上面描述的源极线csl。
85.在一些实施例中，擦除沟道结构ech可以形成在沿第二水平方向d2与单元串区clar相邻的接触区ctar中。擦除沟道结构ech连接在位线bl和源极线csl之间。擦除沟道结构ech分别包括擦除晶体管etr。擦除选择线egsl被形成在接触区ctar中，以在擦除沟道结构ech中形成擦除晶体管etr的栅电极。
86.在特定实施例中，如在图7和图8中示出的实施例中，一个擦除沟道结构ech可以连接到一条位线bl。
87.在一些实施例中，如在图8中示出的实施例中，源极线csl可以沿第二水平方向d2不间断地(在没有切割的情况下)延伸穿过单元串区clar并且延伸到接触区ctar。利用这种构造，源极线csl可以公共地连接到单元沟道结构ch和擦除沟道结构ech。因此，施加到源极线csl的擦除电压vers可以施加到单元沟道结构ch的底部，并且通过擦除沟道结构ech和位线bl同时施加到单元沟道结构ch的上部。
88.图10是根据本发明构思的实施例的另一非易失性存储装置的平面图，图11是进一步示出了图10的非易失性存储装置的竖直结构的横截面图，并且图12是更具体地示出了可以包括在图10的非易失性存储装置中的擦除沟道结构的视图。
89.参照图10和图11，非易失性存储装置1002包括形成在接触区ctar中的擦除选择线egsl和擦除沟道结构ech，接触区ctar在第二水平方向d2上与单元串区clar相邻。
90.擦除沟道结构ech连接在位线bl和源极线csl之间。擦除沟道结构ech分别包括擦除晶体管etr。擦除选择线egsl在擦除沟道结构ech中形成擦除晶体管etr的栅电极。
91.参照图12，擦除沟道结构ech的水平横截面的尺寸(即，水平横截面面积)可以根据非易失性存储装置的操作模式和/或特性适当地实现。
92.在一些实施例中，如在图7和图8中示出的实施例中，单元串区clar中的单元沟道结构ch的水平横截面的尺寸sz可以等于接触区ctar中的擦除沟道结构ech的水平横截面的尺寸sz。然而，在一些实施例中，如在图10和图11中示出的实施例中，单元串区clar中的单元沟道结构ch的水平横截面的尺寸sz可以不同于接触区ctar中的擦除沟道结构ech的水平横截面的尺寸sz。因此，如图12所示，具有各种尺寸sz、sza和szb的擦除沟道结构ech、echa和echb可以根据本发明构思的各种实施例来实现。
93.并且在这方面，随着沟道结构的横截面的尺寸增加，源极线csl和位线bl之间的电阻可以减小。因此，在擦除操作期间由单元沟道结构ch生成的gidl电流可以通过擦除沟道结构ech的水平横截面面积来调整。
94.图13是根据本发明构思的实施例的又一非易失性存储装置的平面图，并且图14是进一步示出了图13的非易失性存储装置的竖直结构的横截面图。
95.参照图13和图14，非易失性存储装置1003包括形成在接触区ctar中的擦除选择线egsl和擦除沟道结构ech，接触区ctar在第二水平方向d2上与单元串区clar相邻。
96.擦除沟道结构ech连接在位线bl和源极线csl之间。擦除沟道结构ech分别包括擦除晶体管etr。擦除选择线egsl在擦除沟道结构ech中形成擦除晶体管etr的栅电极。
97.在一些实施例中，如在图13和图14中示出的实施例中，两个或更多个擦除沟道结构ech可以连接到一条位线bl。尽管为了便于示出，图13和图14示出了两个(2个)擦除沟道结构ech1和ech2，但是三个或更多个擦除沟道结构可以连接到每条位线bl。
98.这里，随着连接到每条位线bl的擦除沟道结构ech的数目增加，源极线csl和位线bl之间的电阻可以减小。因此，在擦除操作期间由单元沟道结构ch生成的gidl电流可以根据连接到每条位线bl的擦除沟道结构ech的数目来调整。
99.图15是示出了根据本发明构思的实施例的又一非易失性存储装置的透视图，并且图16是进一步示出了图15的非易失性存储装置的竖直结构的横截面图。
100.参照图15和图16，非易失性存储装置1500可以包括位线bl、至少一条源极线csl、单元沟道结构ch、栅电极结构、擦除沟道结构ech和擦除选择线egsl。
101.位线bl可以设置在单元区域creg的第一端部(在竖直方向d3上)处。这里，位线bl可以沿第一水平方向d1布置并且沿第二水平方向d2延伸。
102.源极线csl可以设置在单元区域creg的第二端部(在竖直方向d3上)处并且沿第二水平方向d2延伸。在一些实施例中，源极线csl可以包括沿第一水平方向d1布置的多条线。在一些实施例中，如图1所示，源极线csl可以被实现为具有平面形状的公共源极线。
103.在一些实施例中，如在图15和图16中示出的实施例中，源极线csl可以在单元串区clar和接触区ctar之间的边界处被切割，使得源极线csl可以被划分成第一源极线分段csla和第二源极线分段cslb。
104.第一源极线分段csla可以连接到单元沟道结构ch，并且第二源极线分段cslb可以连接到擦除沟道结构ech。因此，在擦除操作期间，可以独立于施加到擦除沟道结构ech的第二擦除电压vers2来控制施加到单元沟道结构ch的第一擦除电压vers1。换言之，第一擦除电压vers1和第二擦除电压vers2的电压电平可以彼此不同，和/或施加第一擦除电压vers1
和第二擦除电压vers2的定时可以彼此不同。
105.单元沟道结构ch可以设置在单元区域creg的单元串区clar中，并且各自连接在位线bl和源极线csl之间。如下面将描述的，每个单元沟道结构ch可以包括至少一个串选择晶体管、存储单元和至少一个接地选择晶体管。
106.栅电极结构可以包括在单元串区clar中竖直地堆叠的栅极线。栅电极结构可以包括至少一条串选择线ssl、字线wl和至少一条接地选择线gsl。串选择线ssl对应于串选择晶体管的栅电极，字线wl对应于存储单元的栅电极，并且接地选择线gsl对应于接地选择晶体管的栅电极。字线wl可以被字线切割区wc切割，并且串选择线ssl可以被字线切割区wc和串选择线切割区sc切割。
107.图15和图16示出了包括两条(2条)串选择线ssl和一条(1条)接地选择线gsl的实施例，然而，串选择线的数目和接地选择线的数目可以通过设计而改变。
108.擦除沟道结构ech可以设置在单元区域creg的接触区ctar中。擦除沟道结构ech可以各自连接在位线bl和源极线csl之间。擦除沟道结构ech可以包括擦除晶体管etr。
109.擦除选择线egsl可以设置在接触区ctar中，以形成擦除晶体管etr的栅电极。擦除晶体管etr可以根据各种操作模式通过具有导通电压或关断电压的控制信号con被开关。在擦除操作期间，可以通过将导通电压施加到擦除选择线egsl使擦除晶体管etr导通，以将源极线csl上的擦除电压vers施加到位线bl。与之相比，在编程操作和读取操作期间，可以通过将关断电压施加到擦除选择线egsl使擦除晶体管etr关断，以将位线bl与源极线csl电断开。
110.如图15和图16所示，单元沟道结构ch的接地选择晶体管和擦除沟道结构ech的擦除晶体管etr可以设置在同一高度。在这种情况下，擦除选择线egsl可以是接地选择线gsl的一部分，使得可以通过在单元串区clar和接触区ctar之间的边界处切割接地选择线gsl来提供与擦除选择线gsl对应的部分。例如，可以在单元串区clar和接触区ctar的边界处由字线切割区wc来切割接地选择线gsl，并且接地选择线gsl的位于接触区ctar中的部分可以被实现为擦除选择线egsl。
111.如此，根据本发明构思的实施例的非易失性存储装置可以通过从页面缓冲电路去除用于将擦除电压vers施加到位线bl的擦除晶体管etr并且使用擦除沟道结构ech来实现擦除晶体管etr来减小页面缓冲电路的尺寸以及包括该页面缓冲电路的非易失性存储装置的尺寸。
112.图17和图18是示出了根据本发明构思的实施例的非易失性存储装置2000的横截面图。
113.参照图17，非易失性存储装置或存储装置2000可以具有芯片到芯片(c2c)结构。这里，术语“c2c结构”指示上芯片在第一晶片上包括存储单元区域(例如，单元区域creg)并且下芯片在第二晶片上包括外围电路区域(例如，外围区域preg)的结构，其中，上芯片和下芯片接合(bond)(或安装)在一起。在这方面，接合工艺可以包括电连接形成在上芯片的最上面的金属层上的接合金属和形成在下芯片的最上面的金属层上的接合金属的方法。例如，接合金属可以包括铜(cu)，并且使用cu到cu接合。然而，示例实施例可以不限于此。例如，接合金属也可以由铝(al)或钨(w)形成。
114.存储装置2000的外围区域preg和单元区域creg均可以包括外围焊盘接合区pa、字
线接合区wlba和位线接合区blba。
115.例如，外围区域preg可以包括第一衬底2210、层间绝缘层2215、形成在第一衬底2210上的电路元件2220a、2220b和2220c、各自连接到电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在一些实施例中，第一金属层2230a、2230b和2230c可以由具有相对高的电阻的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低的电阻的铜形成。
116.在一些实施例中，如在图17中示出的实施例中，尽管仅示出并描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例实施例不限于此，并且可以在第二金属层2240a、2240b和2240c上进一步形成一个或更多个附加的金属层。形成在第二金属层2240a、2240b和2240c上的一个或更多个附加的金属层的至少一部分可以由具有比形成第二金属层2240a、2240b和2240c的铜的电阻低的电阻的铝等形成。
117.层间绝缘层2215可以设置在第一衬底2210上，并且覆盖电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括诸如氧化硅、氮化硅等的绝缘材料。
118.下接合金属2271b和2272b可以形成在字线接合区wlba中的第二金属层2240b上。在字线接合区wlba中，外围区域preg中的下接合金属2271b和2272b可以电接合到单元区域creg的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可以由铝、铜、钨等形成。此外，单元区域creg中的上接合金属2371b和2372b可以被称为第一金属焊盘，并且外围区域preg中的下接合金属2271b和2272b可以被称为第二金属焊盘。
119.单元区域creg可以包括至少一个存储块。单元区域creg可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，字线2331、2332、2333、2334、2335、2336、2337和2338(即，2330)可以垂直于第二衬底2310的上表面(在方向d3或z轴上)竖直地堆叠。至少一条串选择线和至少一条接地选择线可以分别布置在字线2330上和下方，并且字线2330可以设置在至少一条串选择线和至少一条接地选择线之间。
120.在位线接合区blba中，沟道结构ch可以垂直于第二衬底2310的上表面竖直地延伸，并且穿过字线2330、至少一条串选择线和至少一条接地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以为位线接触，并且第二金属层2360c可以为位线。在示例实施例中，位线2360c可以沿与第二衬底2310的上表面平行的第二水平方向d2(例如，y轴方向)延伸。
121.在图17的所示示例中，其中设置了沟道结构ch、位线2360c等的区可以被定义为位线接合区blba。在位线接合区blba中，位线2360c可以电连接到在外围区域preg中提供页面缓冲器2393的电路元件2220c。位线2360c可以连接到单元区域creg中的上接合金属2371c和2372c，并且上接合金属2371c和2372c可以连接到与页面缓冲器2393的电路元件2220c连接的下接合金属2271c和2272c。
122.在字线接合区wlba中，字线2330可以沿平行于第二衬底2310的上表面且垂直于第二水平方向d2的第一水平方向d1(例如，x轴方向)延伸，并且可以连接到单元接触插塞2341、2342、2343、2344、2345、2346和2347(即，2340)。字线2330和单元接触插塞2340可以在
由沿第一水平方向d1以不同的长度延伸的字线2330的至少一部分提供的焊盘中彼此连接。第一金属层2350b和第二金属层2360b可以顺序地连接到与字线2330连接的单元接触插塞2340的上部。单元接触插塞2340可以在字线接合区wlba中通过单元区域creg的上接合金属2371b和2372b以及外围区域preg的下接合金属2271b和2272b连接到外围区域preg。
123.单元接触插塞2340可以电连接到在外围区域preg中形成行译码器2394的电路元件2220b。在示例实施例中，形成行译码器2394的电路元件2220b的操作电压可以不同于形成页面缓冲器2393的电路元件2220c的操作电压。例如，形成页面缓冲器2393的电路元件2220c的操作电压可以大于形成行译码器2394的电路元件2220b的操作电压。
124.公共源极线接触插塞2380可以设置在外围焊盘接合区pa中。公共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序地堆叠在公共源极线接触插塞2380的上部上。例如，其中设置了公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区可以被定义为外围焊盘接合区pa。
125.i/o焊盘2205和2305可以设置在外围焊盘接合区pa中。覆盖第一衬底2210的下表面的下绝缘膜2201可以形成在第一衬底2210下方，并且第一i/o焊盘2205可以形成在下绝缘膜2201上。第一i/o焊盘2205可以通过第一i/o接触插塞2203连接到设置在外围区域preg中的电路元件2220a、2220b和2220c中的至少一者，并且可以通过下绝缘膜2201与第一衬底2210分离。另外，侧绝缘膜可以设置在第一i/o接触插塞2203和第一衬底2210之间，以使第一i/o接触插塞2203和第一衬底2210电隔离。
126.覆盖第二衬底2310的上表面的上绝缘膜2301可以形成在第二衬底2310上，并且第二i/o焊盘2305可以设置在上绝缘膜2301上。第二i/o焊盘2305可以通过第二i/o接触插塞2303连接到设置在外围区域preg中的电路元件2220a、2220b和2220c中的至少一者。在一些实施例中，第二i/o焊盘2305电连接到电路元件2220a。
127.在一些实施例中，第二衬底2310和公共源极线2320可以不设置在其中设置了第二i/o接触插塞2303的区中。另外，第二i/o焊盘2305可以在竖直方向d3(例如，z轴方向)上不与字线2330交叠。第二i/o接触插塞2303可以在与第二衬底310的上表面平行的方向上与第二衬底2310分离，并且可以穿过单元区域creg的层间绝缘层2315，以连接到第二i/o焊盘2305。
128.根据实施例，可以选择性地形成第一i/o焊盘2205和第二i/o焊盘2305。例如，存储装置2000可以仅包括设置在第一衬底2210上的第一i/o焊盘2205或设置在第二衬底2310上的第二i/o焊盘2305。替代地，存储装置200可以包括第一i/o焊盘2205和第二i/o焊盘2305二者。
129.在各自被包括在单元区域creg和外围区域preg中的外围焊盘接合区pa和位线接合区blba中的每一者中，可以提供设置在最上面的金属层上的金属图案作为伪图案或者可以不存在最上面的金属层。
130.在外围焊盘接合区pa中，存储装置2000可以包括在外围区域preg的最上面的金属层中与形成在单元区域creg的最上面的金属层中的上金属图案2372a对应并且与单元区域creg的上金属图案2372a具有相同的横截面形状以彼此连接的下金属图案2273a。在外围区域preg中，形成在外围区域preg的最上面的金属层中的下金属图案2273a可以不连接到接
触。以类似的方式，在外围焊盘接合区pa中，与形成在外围区域preg的最上面的金属层中的下金属图案2273a对应并且与外围区域preg的下金属图案2273a具有相同形状的上金属图案2372a可以形成在单元区域creg的最上面的金属层中。
131.下接合金属2271b和2272b可以形成在字线接合区wlba中的第二金属层2240b上。在字线接合区wlba中，外围区域preg的下接合金属2271b和2272b可以通过cu到cu接合电连接到单元区域creg的上接合金属2371b和2372b。
132.此外，在位线接合区blba中，与形成在外围区域preg的最上面的金属层中的下金属图案2252对应并且与外围区域preg的下金属图案2252具有相同的横截面形状的上金属图案2392可以形成在单元区域creg的最上面的金属层中。可以不在形成在单元区域creg的最上面的金属层中的上金属图案2392上形成接触。
133.如图18所示，根据本发明构思的特定实施例，非易失性存储装置2000可以包括形成在接触区ctar中的擦除选择线egsl和擦除沟道结构ech，接触区ctar在第二水平方向d2上与单元串区clar相邻。
134.擦除沟道结构ech连接在位线bl和源极线csl之间。擦除沟道结构ech分别包括擦除晶体管etr。擦除选择线egsl在擦除沟道结构ech中形成擦除晶体管etr的栅电极。
135.如此，非易失性存储装置2000可以包括通过从页面缓冲电路去除用于将擦除电压vers施加到位线bl的擦除晶体管etr并且使用擦除沟道结构ech实现擦除晶体管etr来实现的减小尺寸的页面缓冲电路。
136.图19是进一步示出了根据本发明构思的实施例的制造堆叠半导体器件的方法的概念图。
137.参照图19，可以在第一晶片wf1和第二晶片wf2上形成相应的集成电路。可以在第一晶片wf1中形成上面描述的存储单元阵列和使用擦除沟道结构ech的擦除晶体管etr，并且可以在第二晶片wf2中形成外围电路。
138.在已经在第一晶片wf1和第二晶片wf2上分别形成各种集成电路之后，可以将第一晶片wf1和第二晶片wf2接合在一起。然后可以将接合后的晶片wf1和wf2切割(或划分)成单个芯片，其中，每个芯片对应于包括竖直地堆叠的第一半导体裸片sd1和第二半导体裸片sd2(例如，第一半导体裸片sd1堆叠在第二半导体裸片sd2上等等)的半导体器件2000。第一晶片wf1的每个切割部分对应于第一半导体裸片sd1，并且第二晶片wf2的每个切割部分对应于第二半导体裸片sd2。
139.图20是示出了根据本发明构思的实施例的固态盘或固态硬盘(ssd)5000的框图。
140.参照图20，ssd 5000可以通常包括非易失性存储装置(nvm)5100和ssd控制器5200。
141.非易失性存储装置5100可以(可选地)被配置为接收高电压vpp。一个或更多个非易失性存储装置5100可以被提供为根据本发明构思的实施例的存储装置。因此，如上所述，非易失性存储装置5100可以通过将单元串分组来减小擦除操作的单位容量。
142.ssd控制器5200经由多条信道ch1至chi连接到非易失性存储装置5100。ssd控制器1200包括一个或更多个处理器5210、缓冲存储器5220、纠错码(ecc)电路5230、主机接口5250和非易失性存储器接口5260。缓冲存储器5220存储用于驱动ssd控制器5200的数据。缓冲存储器5220包括均存储数据或命令的多条存储线。ecc电路5230计算在写入操作时要编
程的数据的纠错码值，并在读取操作时使用纠错码值来纠正读取数据的错误。在数据恢复操作中，ecc电路5230纠正从非易失性存储装置5100恢复的数据的错误。
143.根据上述实施例，一个或更多个非易失性存储装置5100可以包括擦除选择线和擦除沟道结构，其中，擦除沟道结构形成在沿第二水平方向与单元串区相邻的接触区中，连接在位线和源极线之间，并且分别包括擦除晶体管。这里，擦除选择线可以在擦除沟道结构中形成擦除晶体管的栅电极。
144.如此，根据本发明构思的实施例的非易失性存储装置和执行擦除操作的方法使得用于例如存储元数据的备用块的尺寸和/或数目减小，由此通过对单元串进行分组来减小擦除操作的单位容量而总体上减小了非易失性存储装置的尺寸。另外，通过对单元串进行分组来抑制不必要的擦除操作，可以延长非易失性存储装置的操作寿命。
145.本发明构思的实施例可以以各种方式应用于非易失性存储装置和包括该非易失性存储装置的系统。例如，本发明构思的实施例可以应用于如下系统，诸如存储卡、固态硬盘(ssd)、嵌入式多媒体卡(emmc)、移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式摄像机、个人计算机(pc)、服务器计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏机、导航系统、可穿戴设备、物联网(iot)设备、万物互联(ioe)设备、电子书、虚拟现实(vr)设备、增强现实(ar)设备等。
146.前述实施例是对本发明构思的举例说明，本发明构思不仅限于示例性实施例。尽管上面已经描述了多个实施例，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的范围的情况下，可以在这些实施例中进行许多修改。