三维存储装置及其制造方法与流程

1.各个实施方式总体涉及一种半导体技术，特别涉及一种三维存储装置及其制造方法。


背景技术：

2.三维存储装置的优点在于，通过在竖直方向上层叠存储单元来增加叠层的数量，可以在相同的面积内实现更大的容量，从而提供高性能和优异的功率效率。
3.三维存储装置包括多个电极层，这些电极层与存储单元联接，并布置在不同的高度。为了将电信号独立地施加至布置在不同高度的电极层，应将接触件联接至每个电极层，为此正在开发各种技术。


技术实现要素：

4.各个实施方式涉及一种减少接触件联接故障的三维存储装置及其制造方法。
5.在实施方式中，一种三维存储装置可以包括：多个电极层叠物，所述多个电极层叠物沿竖直方向层叠在基板上，所述多个电极层叠物中的每一者均包括沿所述竖直方向与多个电极层交替层叠的多个层间介电层；以及多个阶梯结构，所述多个阶梯结构限定在所述多个电极层叠物中，所述多个阶梯结构中的每一者均由电极层叠物中的电极层的焊盘区域构造，所述焊盘区域布置成阶梯形状，所述多个电极层叠物中较低的电极层叠物的阶梯结构的宽度比在所述多个电极层叠物中较高的电极层叠物的阶梯结构的宽度大。
6.在实施方式中，一种制造三维存储装置的方法可以包括：通过在基板上沿竖直方向层叠多个薄膜层叠物而形成多层层叠物，每个所述薄膜层叠物均包括多个第一材料层，所述多个第一材料层与多个第二材料层交替层叠；以及在所述多个薄膜层叠物中形成多个阶梯结构，使得较上薄膜层叠物的阶梯结构的宽度小于较下薄膜层叠物的阶梯结构的宽度。
附图说明
7.图1是示意性地示出根据本公开的实施方式的三维存储装置的俯视图。
8.图2是示出图1的阶梯结构的实施例的立体图。
9.图3是示出用于制造根据本公开的另一实施方式的三维存储装置的方法的流程图。
10.图4是示出用于形成根据本公开的另一实施方式的三维存储装置的阶梯结构的方法的流程图。
11.图5a至图5e是按工艺步骤示出根据本公开的实施方式的三维存储装置的立体图。
12.图6是示意性地示出根据本公开的另一实施方式的三维存储装置的俯视图。
13.图7是沿图6的线i-i'剖切的剖面图。
14.图8是示出图6的阶梯结构的实施例的立体图。
15.图9是示出用于根据本公开的又一实施方式形成三维存储装置的阶梯结构的方法的流程图。
16.图10a至图10e是按工艺步骤示出根据本公开的又一实施方式的三维存储装置的立体图。
17.图11是示出根据本公开的另一实施方式的三维存储装置的阶梯结构的立体图。
18.图12a至图12c是按工艺步骤示出根据本公开的再一实施方式的三维存储装置的立体图。
19.图13是示意性地示出根据本公开的实施方式的包括半导体装置的存储系统的框图。
20.图14是示意性地示出包括根据本公开的实施方式的三维存储装置的计算系统的框图。
具体实施方式
21.根据本文中以下参照附图对示例性实施方式的描述，本公开的优点和特征以及实现这些优点和特征的方法将变得显而易见。然而，本公开内容不限于本文中公开的示例性实施方式，而是可以以各种不同的方式实施。本公开的示例性实施方式向本领域的技术人员传达了本公开的范围。
22.因为附图中给出的描述本公开的实施方式的图、尺寸、比率、角度、元件的数量仅仅是说明性的，本公开不限于说明的事项。在整个说明书中，类似的附图标记指代类似的部件。在描述本公开的过程中，当确定对现有技术的详细描述可能会掩盖本公开的要旨或清晰度时，将省略其详细描述。应该理解的是，描述和权利要求中使用的术语“包含”、“具有”、“包括”等不应该被解释为限于其后列出的内容，另有特别说明除外。当提及单数名词时使用了不定冠词或定冠词(例如，“一”或者“此”)的情况下，该冠词可以包括该名词的复数，另有特别说明除外。
23.在解释本公开的实施方式中的元件时，即使在没有明确说明的情况下，这些元件也应被解释为包括误差范围。
24.另外，在描述本公开的部件时，可以使用诸如第一、第二、a、b、(a)和(b)之类的术语。这些仅仅是为了区分一个部件与另一个部件，并不限制部件的实质、次序、顺序或数量。另外，本公开的实施方式中的部件不受这些术语的限制。这些术语只是用来将一个部件与另一个部件区别开。因此，如本文中所使用的，在本公开的技术精神中，第一部件可以是第二部件。
25.如果部件被描述为与另一个部件“连接”、“联接”或者“链接”，则可能是指该部件不仅直接“连接”、“联接”或者“链接”，而且还经由第三部件间接“连接”、“联接”或者“链接”。在描述诸如“元件b上的元件a”、“元件b上方的元件a”、“元件b下方的元件a”以及“元件b旁的元件a”之类的位置关系时，一个或多个其它元件可以布置在元件a和b之间，除非明确使用术语“直接”或“紧挨着”。
26.本公开的各种示例性实施方式的特征可以部分或全部地联接、组合或分离。技术上的各种相互作用和操作是可能的。可以单独或组合实践各种示例性实施方式。
27.下文中，将参照附图详细描述本公开的实施例方式的各种实施例。
28.下面，在附图中，从基板的顶表面竖直投影的方向定义为竖直方向vd，并且与基板的顶表面平行且彼此相交的两个方向分别定义为第一方向fd和第二方向sd。例如，第一方向fd可以对应于字线的延伸方向，并且第二方向sd可以对应于位线的延伸方向。第一方向fd和第二方向sd可以基本上彼此垂直相交。在附图中，由箭头指示的方向和与之相反的方向代表同一方向。
29.图1是示意性地示出根据本公开的实施方式的三维存储装置的俯视图，并且图2是示出图1的阶梯结构的实施例的立体图。为了图示的简化，在图1中，省略了图2的接触件cnt1和cnt2的图示。
30.参照图1和图2，根据本公开的实施方式的三维存储装置包括层叠在基板1上的多个电极层叠物10-1至10-4。多个电极层叠物10-1至10-4中的每一者均包括交替层叠的多个电极层10a至10c和多个层间介电层40。多个阶梯结构sta至std分别限定在多个电极层10-1至10-4中，并且由多个电极层10a至10c的焊盘区域构造，这些焊盘区域在各个电极层10-1至10-4中以阶梯形状布置。多个阶梯结构sta至std构造成使得较下电极层叠物10-1和10-2的阶梯结构stc和std在第二方向sd上的宽度大于较上电极层叠物10-3和10-4的阶梯结构sta和stb在第二方向sd上的宽度。
31.更详细地，基板1可以包括：沿第一方向fd布置的多个联接区域cnr1至cnr4；以及在第一方向fd上布置在多个联接区域cnr1至cnr4的两侧的第一单元阵列区域car1和第二单元阵列区域car2。尽管本实施方式示出了联接区域cnr1至cnr4在中央布置在第一单元阵列区域car1与第二单元阵列区域car2之间的情况，但本公开不限于此。例如，联接区域cnr1至cnr4可以布置在单元阵列区域的边缘。为了便于解释，联接区域cnr1至cnr4被定义为第一联接区域cnr1至第四联接区域cnr4。
32.基板1可以包括硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化镓铟(ingaas)、砷化镓铝(algaas)及其化合物中的至少一种。基板1可以是块状硅基板、绝缘体上硅(soi)基板、锗基板、绝缘体上锗(goi)基板、硅-锗基板或通过进行选择性外延生长(seg)获得的外延薄膜基板。
33.基板1上可以形成有电极结构es。电极结构es可以沿第一方向fd从第一单元阵列区域car1穿过第一联接区域cnr1至第四联接区域cnr4延伸至第二单元阵列区域car2。
34.电极结构es可以包括层叠在基板1上的多个电极层叠物10-1至10-4。本实施方式示出了四个电极层叠物10-1至10-4，并且为了便于解释，电极层叠物10-1至10-4被定义为第一电极层叠物10-1至第四电极层叠物10-4。其它实施方式可以具有不同数量的电极层叠物。
35.多个电极层叠物10-1至10-4中的每一者均可以包括在竖直方向vd上交替层叠的多个电极层10a至10c和多个层间介电层40。
36.多个电极层10a至10c可以包括导电材料。例如，电极层10a至10c可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，钛氮化物或钽氮化物)和过渡金属(例如，钛或钽)中的至少一种。层间介电层40可以包括介电材料。例如，层间介电层40可以包括氧化硅。
37.在多个电极层叠物10-1至10-4的电极层10a至10c中，最下电极层中的至少一个电极层可以构造源极选择线，并且最上电极层中的至少一个电极层可以构造漏极选择线。源
极选择线与漏极选择线之间的电极层可以构造字线。
38.在第一单元阵列区域car1和第二单元阵列区域car2中，多个竖直沟道ch形成为沿竖直方向vd穿过多个电极层叠物10-1至10-4的电极层10a至10c和层间介电层40。虽然没有详细示出，但每个竖直沟道ch均可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且在其某些区域中可以包括诸如硼(b)之类的p型杂质。栅极介电层可以具有围绕沟道层外壁的形状。栅极介电层可以包括从沟道层的外壁依次层叠的隧道介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层可以具有氧化物层、氮化物层和氧化物层依次层叠的ono(氧化物-氮化物-氧化物)层叠结构。
39.可以在源极选择线围绕竖直沟道ch的区或区域中构造源极选择晶体管。可以在字线围绕竖直沟道ch的区或区域中构造存储单元。可以在漏极选择线围绕竖直沟道ch的区或区域中构造漏极选择晶体管。沿一个竖直沟道ch布置的源极选择晶体管、多个存储单元和漏极选择晶体管可以构造一个单元串。
40.在第一联接区域cnr1中，第四电极层叠物10-4的电极层10a至10c中的每一者均可以具有被定位在其上的另一电极层暴露的焊盘区域pa。阶梯结构sta可以在第一联接区域cnr1中由第四电极层叠物10-4的电极层10a至10c的焊盘区域pa形成，该焊盘区域沿第一方向fd布置成阶梯形状。
41.在第二联接区域cnr2中，第三电极层叠物10-3的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pb。第三电极层叠物10-3的电极层10a至10c的焊盘区域pb沿第一方向fd布置成阶梯形状，使得可以在第二联接区域cnr2中形成阶梯结构stb。
42.在第三联接区域cnr3中，第二电极层叠物10-2的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pc。阶梯结构stc可以在第三联接区域cnr3中由第二电极层叠物10-2的电极层10a至10c的焊盘区域pc形成，该焊盘区域沿第一方向fd布置成阶梯形状。
43.在第四联接区域cnr4中，第一电极层叠物10-1的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pd。第一电极层叠物10-1的电极层10a至10c的焊盘区域pd沿第一方向fd布置成阶梯形状，以在第四联接区域cnr4中形成阶梯结构std。
44.在图2中，第一电极层叠物10-1和第二电极层叠物10-2在竖直方向vd上的位置相对低于第三电极层叠物10-3和第四电极层叠物10-4。阶梯结构sta和stb分别被限定在第四电极层叠物10-4和第三电极层叠物10-3中。阶梯结构stc和std分别被限定在第二电极层叠物10-2和第一电极层叠物10-1中。阶梯结构stc和std在第二方向sd上的宽度可以比阶梯结构sta和stb在第二方向sd上的宽度大。例如，阶梯结构sta和stb可以具有第一宽度w1，而阶梯结构stc和std可以具有比第一宽度w1大的第二宽度w2。构造阶梯结构sta的焊盘区域pa和构造阶梯结构stb的焊盘区域pb的宽度可以是第一宽度w1，并且构造阶梯结构stc的焊盘区域pc和构造阶梯结构std的焊盘区域pd的宽度可以是第二宽度w2。
45.具有第一宽度w1的阶梯结构sta和stb可以被定义为包括在第一组中，并且具有第二宽度w2的阶梯结构stc和std可以被定义为包括在第二组中。属于单个组的阶梯结构可以具有相同宽度。此外，阶梯结构sta至std可以被编组成多个编号的组。阶梯结构的宽度可以
随着组编号的增大而增大。例如，第二组中的阶梯结构可以比第一组中的阶梯结构具有更大的宽度。
46.尽管图1和图2示出了阶梯结构sta至std具有以编号组为单位增加的宽度，但本公开不限于此。阶梯结构sta至std可以构造成在一个组内具有各自不同的宽度。
47.电极结构es上可以形成有硬掩模图案hm。硬掩模图案hm在用于形成阶梯结构sta至std的蚀刻工艺中用作蚀刻掩模，并且可以由具有不同于层间介电层40和第一材料层30的蚀刻选择性的介电材料形成，这将在稍后参照图5a至图5e进行描述。例如，当第一材料层30由氮化硅形成并且层间介电层40由氧化硅形成时，硬掩模图案hm可以由具有不同于氧化硅和氮化硅的蚀刻选择性的介电材料形成。
48.电极结构es上可以形成有覆盖阶梯结构sta至std的介电层(未图示)，并且多个接触件cnt1和cnt2可以通过穿过介电层分别联接至阶梯结构sta至std的焊盘区域pa至pd。附图标记cnt1表示与较上阶梯结构sta和stb的焊盘区域pa和pb联接的接触件，并且附图标记cnt2表示与较下阶梯结构stc和std的焊盘区域pc和pd联接的接触件。
49.当沿竖直方向vd从电极层叠物es的顶表面开始测量时，与较下阶梯结构stc和std的焊盘区域pc和pd联接的接触件cnt2的深度大于与较上阶梯结构sta和stb的焊盘区域pa和pb联接的接触件cnt1的深度。可以通过在介电层中形成暴露出焊盘区域pa至pd的多个孔，并用导电材料填充所述多个孔来形成接触件cnt1和cnt2。随着孔深度增加，由于在孔形成过程中叠加裕度不足而导致接触件联接故障的可能性也增加。
50.根据本公开的实施方式，与具有较大深度的接触件cnt2联接的较下阶梯结构stc和std的焊盘区域pc和pd的宽度可以构造成大于与具有较小深度的接触件cnt1联接的较上阶梯结构sta和stb的焊盘区域pa和pb的宽度。因此，可以增加叠加裕度，并且可以防止或最小化接触件联接故障的发生。
51.图3是示出用于制造根据本公开的另一实施方式的三维存储装置的方法的流程图。图4是示出用于形成根据本公开的另一实施方式的三维存储装置的阶梯结构的方法的流程图。图5a至图5e是按工艺步骤示出根据本公开的实施方式的三维存储装置的立体图。
52.参照图3以及图5a至图5e，制造根据本公开的实施方式的三维存储装置的方法可以包括通过层叠多个薄膜层叠物110-1至110-4形成多层层叠物110的步骤s301。多个薄膜层叠物110-1至110-4中的每一者均可以包括交替层叠在基板1上的多个第一材料层30和多个第二材料层40。该方法可以包括步骤s302，在步骤s302中，在多个薄膜层叠物110-1至110-4中分别形成阶梯结构sta至std，使得较下薄膜层叠物110-1和110-2的阶梯结构stc和std在第二方向sd上的宽度大于较上薄膜层叠物110-3和110-4的阶梯结构sta和stb在第二方向sd上的宽度。
53.参照图4以及图5a至图5e，形成阶梯结构sta至std的方法可以包括在最上薄膜层叠物110-4上形成具有多个开口op1和op2的硬掩模图案hm的步骤s401。如图5a中所示，多个开口中的每一者均布置在多个联接区域cnr1至cnr4中的相应一者中。如果多个联接区域cnr1至cnr4被编组成各个组，那么多个开口op1和op2在各个组中的每个组具有不同的宽度。如图5c中所示，该方法可以进一步包括在最上薄膜层叠物110-4的由多个开口op1和op2暴露的区域中形成阶梯结构sta的步骤s402。该方法可以进一步包括：形成暴露多个联接区域cnr1至cnr4中的至少一者的掩模的步骤s403；以及通过使用硬掩模图案hm和掩模作为蚀
刻掩模蚀刻多层层叠物110而在多个薄膜层叠物110-1至110-3的至少一者中形成阶梯结构的步骤s404。例如，如图5d中所示，薄膜层叠物110-3被蚀刻，并且其它薄膜层叠物可以随着重复步骤s403和s404而被蚀刻。
54.详细地，参照图5a，可以通过在基板1上层叠薄膜层叠物110-1至110-4而形成多层层叠物110。
55.多个薄膜层叠物110-1至110-4中的每一者均可以包括交替层叠的多个第一材料层30和多个第二材料层40。下文中，为了便于解释，薄膜层叠物110-1至110-4分别被定义为第一薄膜层叠物110-1至第四薄膜层叠物110-4。
56.在实施方式中，多个第一材料层30可以包括牺牲层，并且多个第二材料层40可以包括层间介电层。多个第一材料层30可以由具有不同于多个第二材料层40的蚀刻选择性的介电材料形成。例如，多个第二材料层40可以由氧化硅形成，而多个第一材料层30可以由氮化硅形成。在另一实施方式中，多个第一材料层30可以包括导电材料，而多个第二材料层40可以包括介电材料。
57.具有第一开口op1和第二开口op2的硬掩模图案hm可以形成在多层层叠物110上。如稍后将参照图5b至图5e描述的，硬掩模图案hm在蚀刻多层层叠物110的过程中用作蚀刻掩模，并且可以由具有不同于多个第一材料层30和多个第二材料层40的蚀刻选择性的材料形成。
58.第一开口op1可以定位在第一联接区域cnr1中，并且第一开口op1可以定位在第二联接区域cnr2中。第一开口op1在第二方向sd上的宽度可以具有尺寸w1。第二开口op2可以定位在第三联接区域cnr3中，并且第二开口op2可以定位在第四联接区域cnr4中。第二开口op2在第二方向sd上的宽度可以具有尺寸w2，w2大于w1。
59.再次参照图5b，硬掩模图案hm和多层层叠物110上可以形成具有开口a1的第一掩模mp1，该开口a1布置在第一联接区域cnr1至第四联接区域cnr4中。开口a1在第一方向fd上的宽度可以是l1。l1可以基本上与上文参照图1和图2描述的每个焊盘区域(例如，pa至pd之一)在第一方向fd上的宽度相同。
60.可以进行使用第一掩模mp1和硬掩模图案hm作为蚀刻掩模以第一蚀刻深度蚀刻第四薄膜层叠物110-4的第一蚀刻工艺。例如，第一蚀刻深度可以与多个第一材料层30和多个第二材料层40中的层的竖直间距基本相同。所述竖直间距可以定义为多个第一材料层30之一的厚度与多个第二材料层40之一的厚度之和。
61.在第一蚀刻工艺之后，可以进行第一掩模mp1的修整工艺。因此，第一掩模mp1在第一方向fd上的宽度可以减小，并因此开口a1在第一方向fd上的宽度可以增大。换句话说，可以调整第一掩模mp1的侧壁在第一方向fd上的位置。第一掩模mp1的侧壁的调整后的距离可以与上文参照图1和图2描述的每个焊盘区域(例如，pa至pd之一)在第一方向fd上的宽度基本相同。
62.可以交替并重复地进行上述的第一蚀刻工艺和修整工艺。因此，如图5c中所示，可以在第四薄膜层叠物110-4的由开口op1和op2暴露的区域中形成阶梯结构sta。
63.第一掩模mp1可以由光刻胶形成。可以通过剥离工艺去除在形成阶梯结构sta之后余留的第一掩模mp1。
64.参照图5d，可以在第一联接区域cnr1至第四联接区域cnr4中的至少一者中形成暴
露多层层叠物110的第二掩模mp2。例如，第二掩模mp2可以暴露第二联接区域cnr2和第四联接区域cnr4中的多层层叠物110，并且可以覆盖第一联接区域cnr1和第三联接区域cnr3中的多层层叠物110。
65.可以进行使用第二掩模mp2和硬掩模图案hm作为蚀刻掩模将多层层叠物110蚀刻至第二蚀刻深度的第二蚀刻工艺。第二蚀刻深度可以对应于一个薄膜层叠物(例如，110-1至110-4之一)的厚度。例如，当一个薄膜层叠物(例如，110-1至110-4之一)由三个第一材料层30和三个第二材料层40构造时，可以通过第二蚀刻工艺蚀刻三个第一材料层30和三个第二材料层40。
66.因此，可以在第三薄膜层叠物110-3的第二联接区域cnr2和第四联接区域cnr4中形成阶梯结构stb。第二联接区域cnr2的阶梯结构stb可以通过在第二蚀刻工艺中将第二联接区域cnr2的阶梯结构sta(见图5c)的轮廓沿竖直方向vd向下转移而获得，并且第二联接区域cnr2的阶梯结构stb可以形成有与第二联接区域cnr2的阶梯结构sta(见图5c)相同的截面轮廓。类似地，第四联接区域cnr4的阶梯结构stb可以通过在第二蚀刻工艺中将第四联接区域cnr4的阶梯结构sta(见图5c)的轮廓沿竖直方向vd向下转移而获得，并且第四联接区域cnr4的阶梯结构stb可以形成有与第四联接区域cnr4的阶梯结构sta(见图5c)相同的截面轮廓。
67.第二掩模mp2可以由光刻胶形成。可以通过剥离工艺去除在第二蚀刻工艺后余留的第二掩模mp2。
68.参照图5e，可以形成暴露第一联接区域cnr1至第四联接区域cnr4中至少一者的第三掩模mp3。例如，第三掩模mp3可以暴露第三联接区域cnr3和第四联接区域cnr4中的多层层叠物110，并且可以阻挡第一联接区域cnr1和第二联接区域cnr2中的多层层叠物110。
69.可以进行使用第三掩模mp3和硬掩模图案hm作为蚀刻掩模将多层层叠物110蚀刻至第三蚀刻深度的第三蚀刻工艺。第三蚀刻深度可以对应于薄膜层叠物110-1至110-4中任一个薄膜层叠物的高度的2倍。例如，当所述一个薄膜层叠物由三个第一材料层30和三个第二材料层40构造时，可以在第三蚀刻工艺中蚀刻六个第一材料层30和六个第二材料层40。
70.因此，可以在第三联接区域cnr3中的第二薄膜层叠物110-2中形成阶梯结构stc，并且可以在第四联接区域cnr4中的第一薄膜层叠物110-1中形成阶梯结构std。第三联接区域cnr3的阶梯结构stc可以通过在第三蚀刻工艺中将第三联接区域cnr3的阶梯结构sta(见图5c)的轮廓沿竖直方向vd向下转移而获得，第三联接区域cnr3的阶梯结构stc可以形成有与第三联接区域cnr3的阶梯结构sta(见图5c)相同的截面轮廓。类似地，第四联接区域cnr4的阶梯结构std可以通过在第三蚀刻工艺中将第四联接区域cnr4的阶梯结构stb(见图5d)的轮廓沿竖直方向vd向下转移而获得，第四联接区域cnr4的阶梯结构std可以形成有与第四联接区域cnr4的阶梯结构stb(见图5d)相同的截面轮廓。
71.第三掩模mp3可以由光刻胶形成。可以通过剥离工艺去除第三蚀刻工艺后余留的第三掩模mp3。
72.在第一材料层30由牺牲层制成的实施方式中，在第三蚀刻工艺之后，可以通过用导电材料替换多个第一材料层30中的牺牲层而形成电极层。在第一材料层30由导电材料制成的另一实施方式中，可以省略用导电材料替换第一材料层30的步骤。
73.下面，将参照图6至图12c描述本公开的各种实施方式。在下面的描述中，将省略对
与上述实施方式的构造基本相同的重复描述，而只描述差异。
74.图6是示意性地示出根据本公开的另一实施方式的三维存储装置的俯视图。图7是沿图6的线i-i'剖切的剖面图，并且图8是示出图6的阶梯结构的实施例的立体图。
75.参照图6至图8，基板1可以包括：沿第一方向fd布置的第一联接区域cnr1和第二联接区域cnr2；以及在第一方向fd上分别与第一联接区域cnr1和第二联接区域cnr2相邻布置的第一单元阵列区域car1和第二单元阵列区域car2。尽管图6至图8示出了第一联接区域cnr1和第二联接区域cnr2在中央布置在第一单元阵列区域car1和第二单元阵列区域car2之间，但本公开不限于此。例如，第一联接区域cnr1和第二联接区域cnr2可以布置在单元阵列区域的边缘。
76.基板1上可以形成有电极结构es。电极结构es可以沿第一方向fd从第一单元阵列区域car1穿过第一联接区域cnr1至第二联接区域cnr2，延伸至第二单元阵列区域car2。
77.电极结构es可以包括沿竖直方向vd层叠在基板1上的多个电极层叠物10-1至10-5。多个电极层叠物10-1至10-5中的每一者可以包括多个电极层10a至10c，这些电极层与多个层间介电层40交替层叠。图6至图8示出了五个电极层叠物10-1至10-5，并且为了便于解释，电极层叠物10-1至10-5被定义为第一电极层叠物10-1至第五电极层叠物10-5。其它实施方式可以具有不同数量的电极层叠物。
78.在第一联接区域cnr1中，第五电极层叠物10-5的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pa'。在第一联接区域cnr1中，可以由第五电极层叠物10-5的电极层10a至10c的焊盘区域pa'形成阶梯结构sta'，该焊盘区域在第一方向fd上布置成阶梯形状。
79.在第一联接区域cnr1中，第四电极层叠物10-4的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pb'。在第一联接区域cnr1中，可以由第四电极层叠物10-4的电极层10a至10c的焊盘区域pb'形成阶梯结构stb'，该焊盘区域在第一方向fd上布置成阶梯形状。
80.在第一联接区域cnr1中，第二电极层叠物10-2的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pd'。在第一联接区域cnr1中，可以由第二电极层叠物10-2的电极层10a至10c的焊盘区域pd'形成阶梯结构std'，该焊盘区域在第一方向fd上布置成阶梯形状。
81.在第二联接区域cnr2中，第五电极层叠物10-5的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pa"。在第二联接区域cnr2中，可以由第五电极层叠物10-5的电极层10a至10c的焊盘区域pa"形成阶梯结构sta”，该焊盘区域在第一方向fd上布置成阶梯形状。
82.在第二联接区域cnr2中，第三电极层叠物10-3的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pc'。在第二联接区域cnr2中可以由第三电极层叠物10-3的电极层10a至10c的焊盘区域pc'形成阶梯结构stc'，该焊盘区域在第一方向fd上布置成阶梯形状。
83.在第二联接区域cnr2中，第一电极层叠物10-1的电极层10a至10c中的每一者均可以具有由定位在其上的另一电极层暴露的焊盘区域pe'。在第二联接区域cnr2中，可以由第一电极层叠物10-1的电极层10a至10c的焊盘区域pe'形成阶梯结构ste'，该焊盘区域在第
一方向fd上布置成阶梯形状。
84.为了便于解释，将布置在第一联接区域cnr1中的阶梯结构sta'、stb'和std'定义为第一阶梯结构，并且将布置在第二联接区域cnr2中的阶梯结构sta"、stc'和ste'定义为第二阶梯结构。
85.第一阶梯结构sta'、stb'和std'可以在第一联接区域cnr1中沿第二方向sd布置，并且第二阶梯结构sta"、stc'和ste'可以在第二联接区域cnr2中沿第二方向sd布置。通过以这种方式在第二方向sd(与作为电极结构es的延伸方向的第一方向fd垂直)上布置多个阶梯结构，可以减少布置多个阶梯结构所需的联接区域的数量，并且也可以减少阶梯结构所消耗的面积。
86.第一阶梯结构sta'、stb'和std'可以构造成使得在多层层叠物110中定位在相对较低竖直高度的第一阶梯结构比定位在相对较高竖直高度的第一阶梯结构在第二方向sd上具有较大的宽度。例如，在图8中，第一阶梯结构sta'可以是最高的，并且具有最小的第一宽度w11，而第一阶梯结构std'可以是最低的，并且可以具有最大的第三宽度w13。定位在最高的第一阶梯结构sta'和最低的第一阶梯结构std'之间的第一阶梯结构stb'可以具有在第二方向sd上的第二宽度w12，该第二宽度w12大于第一宽度w11且小于第三宽度w13。
87.类似地，第二阶梯结构sta"、stc'和ste'可以构造成使得定位在相对较低竖直位置的第二阶梯结构比定位在较高高度的第二阶梯结构在第二方向sd上具有较大的宽度。位于最高位置的第二阶梯结构sta"可以具有第一宽度w11，而位于两者之间的第二阶梯结构stc'可以具有第二宽度w12，第二宽度w12大于第一宽度w11，并且在多层层叠物110中位于最低竖直位置的第二阶梯结构ste'可以具有在第二方向sd上的第三宽度w13，该第三宽度w13大于第二宽度w12。
88.定位在第一联接区域cnr1中的第一阶梯结构的数量和定位在第二联接区域cnr2中的第二阶梯结构的数量可以是相同的。图6至图8示出了三个第一阶梯结构和三个第二阶梯结构，但是在不同的实施方式中数量可以不同。
89.第二阶梯结构sta"、stc'和ste'可以分别对应于第一阶梯结构sta'、stb'和std'。在俯视图中(例如在图6中)，相互对应的第一阶梯结构和第二阶梯结构可以在第一方向fd上布置成一排，并且可以在第二方向sd上具有相同的宽度。详细地，第二阶梯结构sta"可以对应于第一阶梯结构sta'，并且当从顶部观察时，第一阶梯结构sta'和第二阶梯结构sta"可以在第一方向fd上布置成一排，并且每一者均可以在第二方向sd上具有第一宽度w11。类似地，第二阶梯结构stc'可以对应于第一阶梯结构stb'，并且当从顶部观察时，第一阶梯结构stb'和第二阶梯结构stc'可以在第一方向fd上布置成一排，并且每一者均可以在第二方向sd上具有第二宽度w12。此外，第二阶梯结构ste'可以对应于第一阶梯结构std'，并且当从顶部观察时，第一阶梯结构std'和第二阶梯结构ste'可以在第一方向fd上布置成一排，并且每一者均可以在第二方向sd上具有第三宽度w13。
90.如果所有的阶梯结构sta'至ste'以及sta"都形成为具有较大或相同的宽度以确保接触件叠加裕度，那么电极结构es在第二方向sd上的整体宽度也必须增加。然而，在本公开的实施方式中，通过将较下阶梯结构的宽度(对此宽度而言，确保叠加裕度相对困难)构造成大于较上阶梯结构的宽度(对此宽度而言，确保叠加裕度相对容易)，能够在不增加电极结构es的整体宽度的情况下确保多个阶梯结构的接触件叠加裕度。
91.图9是示出用于形成根据本公开的又一实施方式的三维存储装置的阶梯结构的方法的流程图。图10a至图10e是按工艺步骤示出根据本公开的又一实施方式的三维存储装置的立体图。
92.参照图9以及图10a至图10e，根据本公开的又一实施方式的用于形成三维存储装置的阶梯结构的方法可以包括通过重复最上薄膜层叠物110-5的第一图案化工艺在最上薄膜层叠物110-5中形成阶梯结构sta'和sta"的步骤s901。该方法可以进一步包括步骤s902，在步骤902中，在定位在最上薄膜层叠物110-5下方的其它薄膜层叠物110-1至110-4中通过将最上薄膜层叠物110-5的阶梯结构sta'和sta"向下转移到其它薄膜层叠物110-1至110-4而形成阶梯结构stb'至ste'，使得较下薄膜层叠物的阶梯结构在第二方向sd上的宽度可以大于较上薄膜层的阶梯结构的宽度。
93.详细地，参照图10a，可以通过在基板1上层叠多个薄膜层叠物110-1至110-5而形成多层层叠物110。多个薄膜层叠物110-1至110-5中的每一者均可以包括交替层叠的多个第一材料层30和多个第二材料层40。下文中，为了便于解释，薄膜层叠物110-1至110-5分别被定义为第一至第五薄膜层叠物。
94.可以在多层层叠物110上形成第一掩模mp11。第一掩模mp11可以在第一联接区域cnr1和第二联接区域cnr2中分别具有开口a11。每个开口a11在第一方向fd上的宽度均可以是l1。l1可以与上文参照图6至图8描述的每个焊盘区域(例如，pa'至pe'以及pa"之一)在第一方向fd上的宽度相同。
95.可以进行使用第一掩模mp11作为蚀刻掩模按第一蚀刻深度蚀刻第五薄膜层叠物110-5的部分的第一蚀刻工艺。例如，第一蚀刻深度可以基本上与多个第一材料层30和多个第二材料层40中的层的竖直间距相同。所述竖直间距可以定义为多个第一材料层30之一的厚度和多个第二材料层40之一的厚度之和。
96.在第一蚀刻工艺之后，可以进行第一掩模mp11的修整工艺。因此，第一掩模mp11在第一方向fd上的宽度可以减小，并因此开口a11在第一方向fd上的宽度可以增大。换句话说，可以调整第一掩模mp11的侧壁在第一方向fd上的位置。第一掩模mp11的侧壁的调整后的距离可以与上文参照图6至图8描述的每个焊盘区域(例如，pa'至pe'以及pa"之一)在第一方向fd上的宽度基本相同。
97.可以交替并重复地进行上述的第一蚀刻工艺和修整工艺。因此，如图10b中所示，可以在第五薄膜层叠物110-5的第一联接区域cnr1和第二联接区域cnr2中分别形成阶梯结构sta'和sta"。
98.第一掩模mp11可以由光刻胶形成。可以通过剥离工艺去除在形成阶梯结构sta'和sta"之后余留的第一掩模mp11。
99.参照图10c，可以在第一联接区域cnr1和第二联接区域cnr2中形成具有暴露多层层叠物110的一部分的开口a12的第二掩模mp12。每个开口a12在第二方向sd上的宽度均可以是d1，该宽度可以与上文参照图6至图8描述的第三宽度w13基本相同。
100.可以进行使用第二掩模mp12作为蚀刻掩模将多层层叠物110蚀刻至第二蚀刻深度的第二蚀刻工艺。第二蚀刻深度可以对应于一个薄膜层叠物(例如，110-1至110-4之一)的厚度的两倍。例如，当一个薄膜层叠物(例如，110-1至110-4之一)由三个第一材料层30和三个第二材料层40构造时，可以通过第二蚀刻工艺蚀刻六个第一材料层30和六个第二材料层
40。
101.因此，可以在第三薄膜层叠物110-3的第一联接区域cnr1和第二联接区域cnr2中分别形成阶梯结构stc'。
102.第二掩模mp12可以由光刻胶形成。可以通过剥离工艺去除在第二蚀刻工艺后余留的第二掩模mp12。
103.参照图10d，可以形成具有暴露多层层叠物110的第二联接区域cnr2的一部分的开口a13的第三掩模mp13。开口a13在第二方向上sd上的宽度可以是d2，该宽度大于宽度d1。
104.宽度d2与宽度d1之间的差值可以与上文参照图6至图8描述的第二宽度w12基本相同。此外，多层层叠物110的宽度d3与宽度d2之间的差值可以与上述参照图6至8描述的第一宽度w11基本相同。第三宽度w13大于第二宽度w12，并且第二宽度w12大于上文参照图6至图8描述的第一宽度w11。因此，宽度d1大于宽度d2与宽度d1之间的差值，并且宽度d2与宽度d1之间的差值大于宽度d3与宽度d2之间的差值。
105.可以进行使用第三掩模mp13作为蚀刻掩模将多层层叠物110蚀刻至第三蚀刻深度的第三蚀刻工艺。第三蚀刻深度可以对应于薄膜层叠物110-1至110-5中任一个薄膜层叠物的高度。例如，当所述一个薄膜层叠物由三个第一材料层30和三个第二材料层40构造时，可以通过第三蚀刻工艺蚀刻三个第一材料层30和三个第二材料层40。
106.因此，可以在第四薄膜层叠物110-4的第二联接区域cnr2中形成阶梯结构stb'，并且可以在第二薄膜层叠物110-2的第二联接区域cnr2中形成阶梯结构std'。
107.第三掩模mp13可以由光刻胶形成。可以通过剥离工艺去除第三蚀刻工艺后余留的第三掩模mp13。
108.参照图10e，可以形成具有分别暴露多层层叠物110的第一联接区域cnr1和第二联接区域cnr2的一部分的开口a14的第四掩模mp14。每个开口a14在第二方向上sd上的宽度均可以具有宽度d2的大小。
109.可以进行使用第四掩模mp14作为蚀刻掩模将多层层叠物110蚀刻到第四蚀刻深度的第四蚀刻工艺。第四蚀刻深度可以与第三蚀刻深度相同。
110.因此，可以在第四薄膜层叠物110-4的第一联接区域cnr1中形成阶梯结构stb'，并且可以在第二薄膜层叠物110-2的第一联接区域cnr1中形成阶梯结构std'。而且，可以在第三薄膜层叠物110-3的第二联接区域cnr2中形成阶梯结构stc'，并且可以在第一薄膜层叠物110-1的第二联接区域cnr2中形成阶梯结构ste'。
111.第四掩模mp14可以由光刻胶形成。可以通过剥离工艺去除在第四蚀刻工艺后余留的第四掩模mp14。
112.图11是示出根据本公开的另一实施方式的三维存储装置的阶梯结构的立体图。
113.参照图11，根据本公开的实施方式的三维存储装置与上文参照图8描述的三维存储装置的不同之处可以在于图8的第二电极层叠物10-2的阶梯结构std'的位置在图11中改变至第二联接区域cnr2。类似地，图8的第三电极层叠物10-3的阶梯结构stc'的位置在图11中改变至第一联接区域cnr1。因为图8中的阶梯结构stc'和std'在图11中变换到不同的竖直位置，所以在图11中，第三电极层叠物10-3的阶梯结构stc'的宽度w13大于第二电极层叠物10-2的阶梯结构std'的宽度w12。
114.详细地，在图11中，阶梯结构sta'、stb'和stc'可以布置在第一联接区域cnr1中，
并且阶梯结构sta"、std'和ste'可以布置在第二联接区域cnr2中。布置在第一联接区域cnr1中的阶梯结构sta'、stb'和stc'可以被定义为第一阶梯结构，并且布置在第二联接区域cnr2中的阶梯结构sta"、std'和ste'可以被定义为第二阶梯结构。
115.第一阶梯结构sta'、stb'和stc'可以在第一联接区域cnr1中沿第二方向sd布置，并且第二阶梯结构sta"、std'和ste'可以在第二联接区域cnr2中沿第二方向sd布置。
116.在第一阶梯结构sta'、stb'和stc'中，在电极结构es中定位在相对较低的竖直高度的第一阶梯结构可以比定位在相对较高的竖直高度的第一阶梯结构在第二方向sd上具有较大的宽度。也就是说，定位最高的第一阶梯结构sta'可以具有最小的第一宽度w11。在竖直方向vd上定位在中间位置的第一阶梯结构stb'可以具有大于第一宽度w11的第二宽度w12，而第一阶梯结构stc'可以是最低的，并且可以具有最大的第三宽度w13，该第三宽度w13大于第二宽度w12。
117.类似地，在第二阶梯结构sta"、std'和ste'中，定位在相对较低的竖直位置的第二阶梯结构可以比定位在较高高度的第二阶梯结构具有更大的宽度。也就是说，定位在最上部的第二阶梯结构sta"可以具有第一宽度w11，而定位在两者之间的第二阶梯结构std'可以具有第二宽度w12，该第二宽度w12大于第一宽度w11，并且位于最低竖直位置的第二阶梯结构ste'可以具有第三宽度w13，该第三宽度w13大于第二宽度w12。
118.第二阶梯结构sta"、std'和ste'可以分别对应于第一阶梯结构sta'、stb'和stc'。在俯视图中，相互对应的第一阶梯结构和第二阶梯结构可以在第一方向fd上布置成一排，并且可以在第二方向sd上具有相同的宽度。
119.详细地，第二阶梯结构sta"可以对应于第一阶梯结构sta'，并且当从顶部观察时，第一阶梯结构sta'和第二阶梯结构sta"可以在第一方向fd上布置成一排，并且每一者均可以在第二方向sd上具有相同的第一宽度w11。类似地，第二阶梯结构std'可以对应于第一阶梯结构stb'，并且当从顶部观察时，第一阶梯结构stb'和第二阶梯结构std'可以在第一方向fd上布置成一排，并且每一者均可以在第二方向sd上具有相同的第二宽度w12。此外，第二阶梯结构ste'可以对应于第一阶梯结构stc'，并且当从顶部观察时，第一阶梯结构stc'和第二阶梯结构ste'可以在第一方向fd上布置成一排，并且每一者均可以在第二方向sd上具有相同的第三宽度w13。
120.图12a至12c是按工艺步骤示出根据本公开的另一实施方式的三维存储装置的立体图。
121.如上文参照图10a和图10b所述，可以通过在基板1上层叠多个薄膜层叠物110-1至110-5来形成多层层叠物110，并且可以通过交替地重复使用第一掩模mp11作为蚀刻掩模的第一蚀刻工艺和针对第一掩模mp11的修整工艺，分别在第五薄膜层叠物110-5的第一联接区域cnr1和第二联接区域cnr2中形成阶梯结构sta'和sta"。
122.参照图12a，可以在第一联接区域cnr1和第二联接区域cnr2中形成具有暴露多层层叠物110的一部分的开口a22的第二掩模mp22。每个开口a22在第二方向上sd上的宽度均可以是d1，该宽度可以与上文参照图11描述的第三宽度w13基本相同。
123.可以进行使用第二掩模mp22作为蚀刻掩模将多层层叠物110蚀刻至第二蚀刻深度的第二蚀刻工艺。第二蚀刻深度可以与一个薄膜层叠物(例如，110-1至110-4之一)的厚度相同。例如，当一个薄膜层叠物(例如，110-1至110-4之一)由三个第一材料层30和三个第二
材料层40构造时，可以通过第二蚀刻工艺蚀刻三个第一材料层30和三个第二材料层40。
124.因此，在第四薄膜层叠物110-4的第一联接区域cnr1和第二联接区域cnr2中可以分别形成阶梯结构stb'。第二掩模mp22可以由光刻胶形成。可以通过剥离工艺去除在第二蚀刻工艺后余留的第二掩模mp22。
125.参照图12b，可以形成具有分别暴露多层层叠物110的第一联接区域cnr1和第二联接区域cnr2的一部分的开口a23的第三掩模mp23。
126.每个开口a23在第二方向上sd上的宽度均可以是d2。宽度d2与宽度d1之间的差值可以与上文参照图11描述的第二宽度w12基本相同。此外，多层层叠物110的宽度d3与宽度d2之间的差值可以与上文参照图11描述的第一宽度w11基本相同。第三宽度w13大于第二宽度w12，并且第二宽度w12大于上文参照图11描述的第一宽度w11。因此，宽度d1大于宽度d2与宽度d1之间的差值，并且宽度d2与宽度d1之间的差值大于宽度d3与宽度d2之间的差值。
127.可以进行使用第三掩模mp23作为蚀刻掩模将多层层叠物110蚀刻至第三蚀刻深度的第三蚀刻工艺。第三蚀刻深度可以与第二蚀刻深度相同。
128.因此，可以分别在第四薄膜层叠物110-4的第一联接区域cnr1和第二联接区域cnr2中形成阶梯结构stb'，并且可以分别在第三薄膜层叠物110-3的第一联接区域cnr1和第二联接区域cnr2中形成阶梯结构stc'。
129.第三掩模mp23可以由光刻胶形成。可以通过剥离工艺去除第三蚀刻工艺后余留的第三掩模mp23。
130.参照图12c，可以形成具有暴露多层层叠物110的第二联接区域cnr2的一部分的开口a24的第四掩模mp24。开口a14在第二方向上sd上的宽度均可以是d2。
131.可以进行使用第四掩模mp24作为蚀刻掩模将多层层叠物110蚀刻至第四蚀刻深度的第四蚀刻工艺。第四蚀刻深度可以对应于一个薄膜层叠物(例如，110-1至110-5之一)的厚度的两倍。当所述一个薄膜层叠物由三个第一材料层30和三个第二材料层40构造时，可以通过第四蚀刻工艺蚀刻六个第一材料层30和六个第二材料层40。
132.因此，可以在第二薄膜层叠物110-2的第二联接区域cnr2中形成阶梯结构std'，并且可以在第一薄膜层叠物110-1的第二联接区域cnr2中形成阶梯结构ste'。
133.第四掩模mp24可以由光刻胶形成。可以通过剥离工艺去除在第四蚀刻工艺后余留的第四掩模mp24。
134.图13是示意性地示出包括根据本公开的实施方式的半导体装置的存储系统的框图。
135.参照图13，根据实施方式的存储系统600可以包括非易失性存储装置(nvm device)610和存储控制器620。
136.非易失性存储装置(nvm device)610可以由上述的三维存储装置构成，并且可以以上述方式操作。存储控制器620可以构造成控制非易失性存储装置(nvm device)610。通过非易失性存储装置(nvm device)610和存储控制器620的组合，可以提供存储卡或固态盘(ssd)。sram 621用作处理单元(cpu)622的工作存储器。主机接口(host i/f)623包括主机的数据交换协议，其与存储系统600联接。
137.错误校正码块(ecc)624检测并校正包括在从非易失性存储装置(nvm装置)610读取的数据中的错误。
138.存储器接口(memory i/f)625与本实施方式的非易失性存储装置(nvm device)610对接。处理单元622进行用于存储控制器620的数据交换的总体控制操作。
139.虽然没有在图中示出，但是对于本实施方式所属领域的技术人员来说，显而易见的是，根据本实施方式的存储系统600可以另外提供有rom，该rom储存用于与主机对接的代码数据。非易失性存储装置(nvm device)610可以提供为由多个闪存芯片构成的多芯片封装。
140.上述根据本实施方式的存储系统600可以提供为高可靠性的储存介质，其具有较低的错误发生概率。特别是，本实施方式的非易失性存储装置可以包括在存储系统(例如最近正在积极研究的固态盘(ssd))中。在这种情况下，存储控制器620可以构造成通过各种接口协议之一与外部(例如主机)进行通信，各种接口协议例如是usb(通用串行总线)协议、mmc(多媒体卡)协议、pci-e(外围元件互连express)协议、sata(串行高级技术附件)协议、pata(并行高级技术附件)协议、scsi(小型计算机系统接口)协议、esdi(增强型小型磁盘接口)协议和ide(电子集成驱动器)协议。
141.图14是示意性地示出包括根据本公开的实施方式的三维存储装置的计算系统的框图。
142.参照图14，根据实施方式的计算系统700可以包括电联接至系统总线760的存储系统710、微处理器(cpu)720、ram 730、用户界面740以及诸如基频芯片组之类的调制解调器750。在根据本实施方式的计算系统700是移动装置的情况下，可以另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管在图中没有示出，但对于本实施方式所属领域的技术人员来说，显而易见的是，根据本实施方式的计算系统700可以额外地提供应用芯片组、相机图像处理器(cis)、移动dram等。存储系统710可以构造例如ssd(固态驱动器/盘)，ssd使用非易失性存储器来储存数据。另外，存储系统710可以提供为融合闪存(例如，onenand闪存)。
143.尽管已经为说明目的描述了本公开的示例性实施方式，但本领域的技术人员将理解，在不脱离本公开的范围和精神的情况下，各种变型、增添和替换是可能的。因此，上文和附图中公开的实施方式应仅被视为描述性的，而不是用来限制技术范围的。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应该由所附权利要求书来解释，并包括落入所附权利要求书范围内的所有等同物。
144.相关申请的交叉引用
145.本技术要求2020年12月11日在韩国知识产权局提交的韩国专利申请10-2020-0173011的优先权，该申请的全部内容通过引用并入本文中。