半导体封装件的制作方法

半导体封装件
1.相关申请的交叉引用
2.本技术要求于2020年6月9日在韩国知识产权局提交的韩国专利申请no.10
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2020
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0069665的优先权和权益，该申请的公开内容以引用方式全部并入本文中。
技术领域
3.本发明构思的实施例涉及一种半导体封装件。


背景技术：

4.电子工业对高性能、高速度和小型电子部件的需求日益增长。为了满足这些需求，已经提出了在单个封装件中提供多个半导体芯片的封装技术。
5.集成电路芯片可以以半导体封装件的形式实现，半导体封装件可以适当地应用于电子产品。在典型的半导体封装件中，半导体芯片安装在印刷电路板(pcb)上，并且通过键合导线或凸块电连接至pcb。近年来，已经对半导体封装件进行了各种开发以减小其尺寸、重量和
6./或制造成本。另外，已经提出了将各种类型的半导体封装件以应用于大容量存储装置。


技术实现要素：

7.本发明构思的实施例提供了小型化的半导体封装件及其制造方法。
8.本发明构思的实施例还提供了具有改善的结构稳定性的半导体封装件及其制造方法。
9.本发明构思的实施例还提供了具有改善的电特性的半导体封装件及其制造方法。
10.在实施例中，半导体封装件包括：第一重新分布衬底；第一半导体芯片，其安装在第一重新分布衬底上；第二半导体芯片，其设置在第一半导体芯片的顶表面上；绝缘层，其围绕第一重新分布衬底上的第一半导体芯片和第二半导体芯片；第二重新分布衬底，其设置在第二半导体芯片上，并且第二半导体芯片安装在第二重新分布衬底上；以及连接端子，其设置在第一半导体芯片和第二半导体芯片的一侧，并且连接至第一重新分布衬底和第二重新分布衬底。第二半导体芯片的无源表面与第一半导体芯片的无源表面接触。在第一半导体芯片和第二半导体芯片之间的界面处，第一半导体芯片的上部和第二半导体芯片的下部构成由相同的材料形成的一体。
11.在实施例中，半导体封装件包括：第一衬底；第一半导体芯片，其安装在第一衬底上；第二半导体芯片，其设置在第一半导体芯片的顶表面上；绝缘层，其围绕第一衬底上的第一半导体芯片和第二半导体芯片；第二衬底，其设置在绝缘层和第二半导体芯片上，并且第二半导体芯片安装在第二衬底上；连接端子，其在第一半导体芯片和第二半导体芯片的一侧穿过绝缘层，并且连接至第一衬底和第二衬底；以及天线图案，其设置在第二衬底的顶表面上，并且电连接至第二半导体芯片。第二半导体芯片通过第二衬底连接至天线图案，第
一半导体芯片通过第一衬底、连接端子和第二衬底连接至天线图案。
12.在实施例中，半导体封装件包括：第一衬底；第一半导体芯片，其安装在第一衬底的顶表面上，使得第一半导体芯片的第一有源表面面对第一衬底；第二衬底，其设置在第一半导体芯片上；第二半导体芯片，其安装在第二衬底的底表面上，使得第二半导体芯片的第二有源表面面对第二衬底；以及天线图案，其设置在第二衬底的顶表面上。在第一半导体芯片和第二半导体芯片之间的界面处，第一半导体芯片的上部和第二半导体芯片的下部构成由相同的材料形成的一体。天线图案设置在第二衬底的绝缘图案的顶表面上，并且连接至设置在绝缘图案中的互连图案。
13.在实施例中，制造半导体封装件的方法包括：提供第一晶片，其包括在一个方向上彼此间隔开的装置区域和装置区域之间的划线区域；在第一晶片的装置区域中形成第一半导体芯片；通过将绝缘材料注入第一晶片的第二表面中在第一晶片的第二表面处形成第一键合层，其中，通过表面处理工艺使第一晶片的上部氧化或氮化；提供第二晶片，其包括在一个方向上彼此间隔开的装置区域和装置区域之间的划线区域；在第二晶片的装置区域中形成第二半导体芯片；通过将绝缘材料注入第二晶片的第四表面中在第二晶片的第四表面处形成第二键合层，其中，通过表面处理工艺使第二晶片的上部氧化或氮化；将第二晶片在第一晶片上对齐，其中，第一晶片的装置区域与第二晶片的装置区域叠置，并且第一晶片的第一键合层面对第二晶片的第二键合层，并且与其接触；以及通过在第一键合层与第二键合层之间的界面处通过表面活化工艺执行的混合键合工艺将第一键合层和第二键合层彼此键合，其中，对第一键合层和第二键合层的表面执行表面活化工艺。
附图说明
14.图1是根据本发明构思的一些实施例的半导体封装件的截面图。
15.图2是图1的区域“a”的放大图。
16.图3和图4是根据本发明构思的一些实施例的半导体封装件的截面图。
17.图5和图6是根据本发明构思的一些实施例的半导体封装件的截面图。
18.图7是根据本发明构思的一些实施例的半导体封装件的截面图。
19.图8至图16是示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
20.图17至图20是示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
21.图21和图22是示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
22.图23至图26是示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
具体实施方式
23.在下文中将参照附图描述根据本发明构思的示例性实施例的半导体封装件。
24.图1是根据本发明构思的一些实施例的半导体封装件的截面图。图2是图1的区域“a”的放大图。
25.参照图1，根据实施例，提供第一衬底100。第一衬底100是重新分布衬底。例如，第一衬底100包括第一绝缘图案110和第一导电图案120。第一导电图案120中的每一个包括第一绝缘图案110之间的导电层和穿过第一绝缘图案110的过孔。第一导电图案120被第一绝缘图案110围绕。第一绝缘图案110包括诸如氧化硅(sio
x
)或氮化硅(sin
x
)的无机绝缘材料。可替代地，第一绝缘图案110包括聚合物材料。第一导电图案120包括金属。第一导电图案120重新分布安装在第一衬底100上的第一半导体芯片200。半导体封装件在第一衬底100上具有扇出结构。第一导电图案120连接至设置在第一衬底100的底表面上的衬底焊盘125。外部端子设置在衬底焊盘125上。另外，保护层设置在第一衬底100的底表面上。保护层覆盖第一绝缘图案110和第一导电图案120，并且暴露出衬底焊盘125。保护层可以包括绝缘聚合物(例如，环氧类聚合物)、味之素复合膜(abf)、有机材料和无机材料中的至少一种。
26.根据实施例，第一半导体芯片200设置在第一衬底100上。当在平面图中观看时，第一半导体芯片200具有比第一衬底100的平面形状更小的平面形状。换言之，第一半导体芯片200的宽度小于第一衬底100的宽度。第一半导体芯片200面朝下设置。第一半导体芯片200具有面对第一衬底100的底表面200a和与底表面200a相对的顶表面200b。第一半导体芯片200的底表面200a是有源表面。第一半导体芯片200的顶表面200b是无源表面。第一半导体芯片200的底表面200a与第一衬底100的顶表面接触。第一半导体芯片200包括设置在第一半导体芯片200的下部中的第一芯片焊盘210。第一芯片焊盘210电连接至第一衬底100的第一导电图案120。第一半导体芯片200包括诸如硅(si)的半导体材料。第一半导体芯片200可以是存储器芯片或应用处理器(ap)芯片。可替代地，第一半导体芯片200可以包括电源管理集成电路(pmic)。
27.根据实施例，第一半导体芯片200的上部205包含绝缘材料。更具体地，第一半导体芯片200的上部205是通过用绝缘材料掺杂第一半导体芯片200的半导体材料形成的绝缘部分。在下文中，第一半导体芯片200的掺杂的上部205被称为第一键合层205。第一键合层205中的绝缘材料的浓度随着从第一键合层205的顶表面200b(即，第一半导体芯片200的顶表面200b)朝向第一半导体芯片200的内部的距离增大而减小。第一键合层205中的绝缘材料的浓度在第一键合层205的顶表面200b附近最大，并且在与第一半导体芯片200的界面或边界最小或者为零。因此，第一半导体芯片200和第一半导体芯片200的第一键合层205构成连续的部件，如由图1中的虚线所示的第一键合层205与第一半导体芯片200之间的界面可能不可见。绝缘材料可以是氮(n)或氧(o)。换言之，第一键合层205可以包括第一半导体芯片200的材料的氧化物、氮化物或氮氧化物。例如，当第一半导体芯片200由硅(si)形成时，第一键合层205可以包括氧化硅(sio
x
)、氮化硅(sin
x
)或氮氧化硅(sion)。
28.根据实施例，第二半导体芯片300设置在第一半导体芯片200上。第二半导体芯片300与第一半导体芯片200的顶表面200b(即，第一键合层205的顶表面)直接接触。第二半导体芯片300的宽度等于第一半导体芯片200的宽度。第二半导体芯片300与第一半导体芯片200叠置。这里，第一半导体芯片200的侧壁与第二半导体芯片300的侧壁竖直对齐，并且与其共面。换言之，第二半导体芯片300与第一半导体芯片200竖直对齐。第二半导体芯片300面朝上设置。换言之，第二半导体芯片300具有面对第一衬底100的底表面300a和与底表面300a相对的顶表面300b。第二半导体芯片300的底表面300a是无源表面。第二半导体芯片300的顶表面300b是有源表面。第二半导体芯片300的底表面300a与第一半导体芯片200的
顶表面200b接触。第二半导体芯片300包括设置在第二半导体芯片300的上部中的第二芯片焊盘310。第二半导体芯片300由与第一半导体芯片200的材料相同的材料形成。例如，第二半导体芯片300包括诸如硅(si)的半导体材料。第二半导体芯片300可以是存储器芯片或应用处理器(ap)芯片。可替代地，第二半导体芯片300可以包括射频集成电路(rf
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ic)。又可替代地，第二半导体芯片300可以包括多个电子装置。例如，第二半导体芯片300的集成电路包括射频集成电路(rf ic)以及驱动rf ic的各种电子装置(诸如电源管理集成电路(pmic)、调制解调器、收发器、功率放大器模块(pam)、频率滤波器或低噪声放大器(lna))中的至少一个。
29.根据实施例，第二半导体芯片300的下部305包含绝缘材料。更具体地，第二半导体芯片300的下部305是通过用绝缘材料掺杂第二半导体芯片300的半导体材料形成的绝缘部分。在下文中，第二半导体芯片300的掺杂的下部305被称为第二键合层305。第二键合层305中的绝缘材料的浓度随着从第二键合层305的底表面300a(即，第二半导体芯片300的底表面300a)朝向第二半导体芯片300内部的距离增大而减小。第二键合层305中的绝缘材料的浓度在第二键合层305的底表面300a附近最大，并且在与第二半导体芯片300的界面或边界处最小或者为零。因此，第二半导体芯片300和第二半导体芯片300的第二键合层305构成连续的部件，并且如由图1中的虚线所示的第二键合层305与第二半导体芯片300之间的界面可能不可见。第二键合层305包括与第一键合层205的材料相同的材料。绝缘材料可以是氮(n)或氧(o)。换言之，第二键合层305可以包括第二半导体芯片300的材料的氧化物、氮化物或氮氧化物。例如，当第二半导体芯片300由硅(si)形成时，第二键合层305可以包括氧化硅(sio
x
)、氮化硅(sin
x
)或氮氧化硅(sion)。
30.如图2中所示，根据实施例，第二半导体芯片300和第一半导体芯片200彼此直接键合。例如，第一半导体芯片200的顶表面200b(即，无源表面)与第二半导体芯片300的底表面300a(即，无源表面)接触。换言之，第一半导体芯片200的第一键合层205的顶表面200b在第一半导体芯片200与第二半导体芯片300之间的界面if处与第二半导体芯片300的第二键合层305的底表面300a接触。第一键合层205与第二键合层305混合键合。在实施例中，混合键合意味着包括相同种类的材料的两个部件在它们的界面处熔合在一起。例如，第一键合层205和第二键合层305构成连续的部件，并且第一键合层205与第二键合层305之间的界面if可能不可见。例如，第一键合层205和第二键合层305由相同的材料形成，并且因此，第一键合层205与第二键合层305之间的界面if可能不存在。换言之，第一键合层205和第二键合层305构成单个部件。在下文中，第一键合层205和第二键合层305被称为单个键合层bdl。因此，第一半导体芯片200和第二半导体芯片300构成连续的部件，并且可以通过在它们之间形成的键合层bdl彼此区分开。由于第一键合层205和第二键合层305被形成为一体，因此第一半导体芯片200可以坚固地键合至第二半导体芯片300，并且可以改善半导体封装件的结构稳定性。另外，第一半导体芯片200和第二半导体芯片300可以通过使用由氧化硅或氮化硅形成并且具有高导热性的键合层bdl彼此键合，并且因此可以通过第二半导体芯片300容易释放或消散从第一半导体芯片200产生的热量。此外，第一半导体芯片200和第二半导体芯片300可以在没有第一半导体芯片200与第二半导体芯片300之间的附加键合构件的情况下彼此键合，并且因此，可以减小半导体封装件的高度，并且可以使半导体封装件小型化。从第一半导体芯片200的底表面200a至第二半导体芯片300的顶表面300b的距离在30μm至
50μm的范围内。绝缘材料的浓度从第一键合层205与第二键合层305之间的界面if朝向第一半导体芯片200和第二半导体芯片300内部减小。第一半导体芯片200和第二半导体芯片300通过键合层bdl彼此电绝缘。
31.返回参照图1，根据实施例，绝缘层400设置在第一衬底100上。绝缘层400覆盖第一衬底100的顶表面。绝缘层400围绕第一半导体芯片200和第二半导体芯片300。绝缘层400的顶表面与第二半导体芯片300的顶表面300b定位在同一水平高度。换言之，第二半导体芯片300的顶表面300b在绝缘层400的顶表面处被暴露。绝缘层400包括绝缘材料。例如，绝缘层400包括环氧模制化合物(emc)。
32.根据实施例，第二衬底500设置在绝缘层400上。第二衬底500覆盖绝缘层400的顶表面和第二半导体芯片300的顶表面300b。第二衬底500是重新分布衬底。例如，第二衬底500包括第二绝缘图案510和第二导电图案520。第二导电图案520中的每一个包括第二绝缘图案510之间的导电层和穿过第二绝缘图案510的过孔。第二导电图案520被第二绝缘图案510围绕。第二绝缘图案510包括诸如氧化硅(sio
x
)或氮化硅(sin
x
)的无机绝缘材料。可替代地，第二绝缘图案510包括聚合物材料。第二导电图案520包括金属。第二导电图案520重新分布第二半导体芯片300。例如，第二半导体芯片300安装在第二衬底500的底表面上。第二芯片焊盘310电连接至第二衬底500的第二导电图案520。第二半导体芯片300通过第二衬底500具有扇出结构。
33.根据实施例，连接端子410设置在第一衬底100与第二衬底500之间。连接端子410与第一半导体芯片200和第二半导体芯片300水平间隔开。连接端子410穿过绝缘层400，并且将第一衬底100的第一导电图案120连接至第二衬底500的第二导电图案520。例如，连接端子410中的每一个是竖直穿过绝缘层400的贯通电极。
34.根据实施例，天线图案600设置在第二衬底500上。天线图案600是平面天线阵列，其包括设置在第二衬底500的顶表面上的多个贴片图案。贴片图案被设置为穿过第二衬底500的顶表面。天线图案600的贴片图案中的每一个是贴片天线。例如，贴片图案布置在第二衬底500的顶表面上，以产生宽边辐射。天线图案600通过第二衬底500连接至第二半导体芯片300，并且通过第二衬底500、连接端子410和第一衬底100连接至第一半导体芯片200。天线图案600从第一半导体芯片200和第二半导体芯片300接收电信号，并且在第二衬底500的向上方向和横向方向上辐射天线信号。根据天线图案600的结构和位置，半导体封装件的天线信号可以是全向的。例如，天线图案600可以布置在第二衬底500的整个顶表面上，并且由此具有宽辐射面积和宽辐射角度。天线图案600可以包括但不限于导电材料，诸如铜(cu)、铝(al)、银(ag)、锡(sn)、金(au)、镍(ni)、铅(pb)、钛(ti)或它们的任何合金。可以省略天线图案600。
35.根据实施例，由于第二半导体芯片300通过第二衬底500连接至天线图案600，因此第二半导体芯片300与天线图案600之间的电连接长度短。另外，由于第一半导体芯片200通过单个半导体封装件中的第一衬底100、连接端子410和第二衬底500连接至天线图案600，因此第一半导体芯片200与天线图案600之间的电连接长度也短。更详细地，第一半导体芯片200、第二半导体芯片300和天线图案600不形成在不同的封装件中，而是控制天线图案600的第一半导体芯片200和第二半导体芯片300两者可以设置在具有天线图案600的单个半导体封装件中。因此，可以提供或实现具有改善的电特性的小型化的半导体封装件。
36.图3和图4是示出根据本发明构思的一些实施例的半导体封装件的截面图。出于容易且便于解释的目的，与以上实施例中的部件相同的部件将由相同的附图标记或标号指示，并且将省略其描述。
37.参照图3，根据实施例，第二半导体芯片300设置在第一半导体芯片200’上。第二半导体芯片300直接键合至第一半导体芯片200’的顶表面200b(即，第一半导体芯片200’的第一键合层205的顶表面200b)。第一半导体芯片200’和第二半导体芯片300的键合与参照图2描述的相同。换言之，第一半导体芯片200’的上部205和第二半导体芯片300的下部305通过混合键合彼此键合。当在平面图中观看时，第一半导体芯片200’的平面形状比第二半导体芯片300的平面形状更小。换言之，第一半导体芯片200’的宽度小于第二半导体芯片300的宽度。第二半导体芯片300与第一半导体芯片200’竖直叠置。例如，当在平面图中观看时，第一半导体芯片200’定位在第二半导体芯片300内部。因此，暴露出第二半导体芯片300的底表面300a的一部分。
38.根据实施例，模制结构700设置在第一衬底100上。模制结构700设置在第一半导体芯片200’的一侧，并且填充第一衬底100与第二半导体芯片300之间的空间。当在平面图中观看时，模制结构700围绕第一半导体芯片200’。模制结构700的侧壁与第二半导体芯片300的侧壁竖直对齐并且与其共面。换言之，第二半导体芯片300与第一半导体芯片200’和模制结构700竖直对齐。模制结构700填充被第一衬底100、第一半导体芯片200’、第二半导体芯片300和绝缘层400围绕的空间。在图3中，第一半导体芯片200’设置在第二半导体芯片300的中心部分下方。然而，本发明构思的实施例不限于此。
39.与图3不同，根据实施例，第一半导体芯片200’可以以这样的方式设置，其中，第一半导体芯片200’的侧壁中的一个与第二半导体芯片300的侧壁中的一个对齐。第一衬底100与第二半导体芯片300之间在第一半导体芯片200’的一侧处的空间用模制结构700填充。
40.在特定实施例中，如图4中所示，第三半导体芯片800在第一半导体芯片200’的一侧处设置在第一衬底100与第二半导体芯片300之间。第三半导体芯片800与第一半导体芯片200’间隔开。当在平面图中观看时，第三半导体芯片800的平面形状比第二半导体芯片300的平面形状更小。换言之，第三半导体芯片800的宽度小于第二半导体芯片300的宽度。第一半导体芯片200’和第三半导体芯片800与第二半导体芯片300竖直叠置。这里，第三半导体芯片800的侧壁中的一个与第二半导体芯片300的侧壁中的一个竖直对齐并且与其共面，第一半导体芯片200’的侧壁中的一个与第二半导体芯片300的侧壁中的另一个竖直对齐并且与其共面。第三半导体芯片800面朝下设置。换言之，第三半导体芯片800具有面对第一衬底100的底表面800a和与底表面800a相对的顶表面800b。第三半导体芯片800的底表面800a是有源表面。第三半导体芯片800的顶表面800b是无源表面。第三半导体芯片800的底表面800a与第一衬底100的顶表面接触。第三半导体芯片800的第三芯片焊盘810电连接至第一衬底100的第一导电图案120。第三半导体芯片800包括诸如硅(si)的半导体材料。第三半导体芯片800可以是存储器芯片或应用处理器(ap)芯片。可替代地，第三半导体芯片800可以包括虚设芯片。
41.根据实施例，第三半导体芯片800的上部805包含绝缘材料。更具体地，第三半导体芯片800的上部805是通过用绝缘材料掺杂第三半导体芯片800的半导体材料形成的绝缘部分。第三半导体芯片800的上部805中的绝缘材料的浓度随着从第三半导体芯片800的顶表
面800b朝向第三半导体芯片800内部的距离增大而减小。绝缘材料可以是氮(n)或氧(o)。换言之，第三半导体芯片800的上部805可以包括第三半导体芯片800的材料的氧化物、氮化物或氮氧化物。
42.根据实施例，第二半导体芯片300和第三半导体芯片800彼此直接接触。例如，第三半导体芯片800的顶表面800b(即，无源表面)与第二半导体芯片300的底表面300a(即，无源表面)接触。第三半导体芯片800的上部805和第二半导体芯片300的下部305通过混合键合彼此键合。第三半导体芯片800的上部805与第二半导体芯片300的下部305之间的界面可能不可见。第三半导体芯片800的上部805和第二半导体芯片300的下部305设置为一体。因此，第三半导体芯片800和第二半导体芯片300构成连续的部件。另外，第三半导体芯片800和第二半导体芯片300彼此坚固地键合。
43.根据实施例，模制结构700填充第一半导体芯片200’与第三半导体芯片800之间的空间。
44.图5和图6是示出根据本发明构思的一些实施例的半导体封装件的截面图。
45.参照图5，根据实施例，第一半导体芯片200、第二半导体芯片300和第四半导体芯片910设置在第一衬底100上。这里，第一半导体芯片200和第二半导体芯片300与参照图1描述的那些相同或相似。例如，第二半导体芯片300键合到第一半导体芯片200上，并且第一半导体芯片200的宽度等于第二半导体芯片300的宽度。
46.根据实施例，第四半导体芯片910与第一半导体芯片200和第二半导体芯片300水平间隔开。第四半导体芯片910的顶表面可以定位在比第二半导体芯片300的顶表面的水平高度更低的水平高度处。可替代地，第四半导体芯片910的顶表面与第二半导体芯片300的顶表面定位在同一水平高度处。第四半导体芯片910面朝下设置。换言之，第四半导体芯片910的有源表面与第一衬底100的顶表面接触。第四半导体芯片910的芯片焊盘915设置在第四半导体芯片910的下部中，并且电连接至第一衬底100的第一导电图案120。第四半导体芯片910可以包括逻辑芯片或存储器芯片。
47.根据实施例，绝缘层400围绕第一半导体芯片200、第二半导体芯片300和第四半导体芯片910，并且覆盖第四半导体芯片910的顶表面。当第四半导体芯片910的顶表面与第二半导体芯片300的顶表面定位在同一水平高度处，绝缘层400围绕第四半导体芯片910，并且暴露出第四半导体芯片910的顶表面。
48.在特定实施例中，多个半导体芯片设置在第一半导体芯片200和第二半导体芯片300的一侧处。如图6中所示，第一半导体芯片200、第二半导体芯片300、第五半导体芯片920和第六半导体芯片930设置在第一衬底100上。这里，第一半导体芯片200和第二半导体芯片300与以上参照图1描述的那些相同或相似。例如，第二半导体芯片300键合到第一半导体芯片200上，第一半导体芯片200的宽度等于第二半导体芯片300的宽度。
49.根据实施例，第五半导体芯片920与第一半导体芯片200和第二半导体芯片300水平间隔开。第五半导体芯片920的顶表面定位在比第二半导体芯片300的顶表面的水平高度更低的水平高度处。第五半导体芯片920面朝下设置。换言之，第五半导体芯片920的有源表面与第一衬底100的顶表面接触。第五半导体芯片920的芯片焊盘设置在第五半导体芯片920的下部中，并且电连接至第一衬底100的第一导电图案120。第五半导体芯片920可以是存储器芯片或应用处理器(ap)芯片。
50.根据实施例，第五半导体芯片920的上部包含绝缘材料。更具体地，第五半导体芯片920的上部是通过用绝缘材料掺杂第五半导体芯片920的半导体材料形成的绝缘部分。第五半导体芯片920的上部中的绝缘材料的浓度随着从第五半导体芯片920的顶表面朝向第五半导体芯片920内部的距离增大而减小。绝缘材料可以是氮(n)或氧(o)。
51.根据实施例，第六半导体芯片930设置在第五半导体芯片920上。第六半导体芯片930的底表面与第五半导体芯片920的顶表面接触。第六半导体芯片930的宽度等于第五半导体芯片920的宽度。这里，第五半导体芯片920的侧壁与第六半导体芯片930的侧壁共面。换言之，第五半导体芯片920与第六半导体芯片930竖直对齐。第六半导体芯片930的顶表面与第二半导体芯片300的顶表面定位在同一水平高度处。第六半导体芯片930面朝上设置。换言之，第六半导体芯片930的有源表面设置在第六半导体芯片930的与第一衬底100相对的表面处。第六半导体芯片930的有源表面与第二衬底500的底表面接触。第六半导体芯片930的芯片焊盘设置在第六半导体芯片930的上部中，并且电连接至第二衬底500的第二导电图案520。第六半导体芯片930可以包括射频集成电路(rf
‑
ic)。
52.根据实施例，第六半导体芯片930的下部包含绝缘材料。更具体地，第六半导体芯片930的下部是通过用绝缘材料掺杂第六半导体芯片930的半导体材料形成的绝缘部分。第六半导体芯片930的下部中的绝缘材料的浓度随着从第六半导体芯片930的底表面朝向第六半导体芯片930内部的距离增大而减小。绝缘材料可以是氮(n)或氧(o)。
53.根据实施例，第五半导体芯片920与第六半导体芯片930直接接触。例如，第五半导体芯片920的顶表面(即，无源表面)与第六半导体芯片930的底表面(即，无源表面)接触。第五半导体芯片920的上部和第六半导体芯片930的下部通过混合键合彼此键合。第五半导体芯片920的上部与第六半导体芯片930的下部之间的界面可能不可见。第五半导体芯片920的上部和第六半导体芯片930的下部构成单个部件。因此，第五半导体芯片920和第六半导体芯片930构成连续的部件。另外，第五半导体芯片920和第六半导体芯片930彼此坚固地键合。
54.根据实施例，模制结构700填充第一半导体芯片200和第二半导体芯片300以及第五半导体芯片920和第六半导体芯片930之间的空间。
55.根据实施例，绝缘层400围绕第一半导体芯片200、第二半导体芯片300、第五半导体芯片920和第六半导体芯片930。绝缘层400的顶表面与第二半导体芯片300的顶表面和第六半导体芯片930的顶表面定位在同一水平高度处。
56.图7是示出根据本发明构思的一些实施例的半导体封装件的截面图。
57.参照图7，根据实施例，连接衬底450设置在第一衬底100上。连接衬底450具有穿过连接衬底450的开口452。例如，开口452是连接了连接衬底450的顶表面和底表面的开放孔。连接衬底450的底表面与第一衬底100的顶表面接触。连接衬底450包括基体层460和基体层460中的与互连图案对应的导电部分470。例如，基体层460包括氧化硅。导电部分470设置在连接衬底450中的开口452外部。导电部分470包括下焊盘472、过孔474和上焊盘476。下焊盘472设置在连接衬底450的下部中。下焊盘472电连接至第一衬底100的第一导电图案120。上焊盘476设置在连接衬底450的上部中。上焊盘476电连接至第二衬底500的第二导电图案520。过孔474穿过基体层460，并且将下焊盘472电连接至上焊盘476。
58.根据实施例，第一半导体芯片200和第二半导体芯片300设置在第一衬底100上。第
一半导体芯片200和第二半导体芯片300设置在连接衬底450的开口452中。这里，第一半导体芯片200和第二半导体芯片300与参照图1描述的那些相同或相似。例如，第二半导体芯片300键合到第一半导体芯片200上，第一半导体芯片200的宽度等于第二半导体芯片300的宽度。当在平面图中观看时，第一半导体芯片200和第二半导体芯片300的平面形状比开口452的平面形状更小。换言之，第一半导体芯片200和第二半导体芯片300与开口452的内侧壁间隔开。
59.根据实施例，绝缘层400设置在第一衬底100上。绝缘层400填充连接衬底450与第一半导体芯片200之间以及连接衬底450与第二半导体芯片300之间的空间。绝缘层400的最底部表面与第一衬底100的顶表面接触。这里，绝缘层400的最底部表面与连接衬底450的底表面和第一半导体芯片200的底表面定位在同一水平高度处。绝缘层400覆盖连接衬底450的顶表面和第二半导体芯片300的顶表面。
60.根据实施例，第二衬底500设置在绝缘层400上。第二衬底500覆盖绝缘层400的顶表面。第二衬底500是重新分布衬底。例如，第二衬底500包括第二绝缘图案510和第二导电图案520。第二导电图案520中的每一个包括第二绝缘图案510之间的导电层和穿过第二绝缘图案510的过孔。第二导电图案520穿过第二绝缘图案510和绝缘层400，以连接至连接衬底450的上焊盘476和第二半导体芯片300的第二芯片焊盘310。
61.图8至图16是示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
62.参照图8，根据实施例，提供第一晶片1000。第一晶片1000是半导体晶片。例如，第一晶片1000可以是硅(si)衬底、锗(ge)衬底或硅锗(sige)衬底。第一晶片1000包括彼此相对的第一表面1000a和第二表面1000b。第一晶片1000包括在一个方向上彼此间隔开的装置区域dr以及装置区域dr之间的划线区域sr。第一晶片1000的装置区域dr是形成第一半导体芯片200的区域。第一晶片1000的划线区域sr是将执行分开第一半导体芯片200的后续锯切工艺的区域。
63.根据实施例，在第一晶片1000的装置区域dr中形成第一半导体芯片200。在第一晶片1000的第一表面1000a中形成第一半导体芯片200。在第一晶片1000的第一表面1000a处形成第一半导体芯片200的集成电路，并且在第一晶片1000的第一表面1000a处形成第一半导体芯片200的第一芯片焊盘210。
64.参照图9，根据实施例，在第一晶片1000的第二表面1000b处形成第一键合层205。例如，对第一晶片1000的第二表面1000b执行表面处理工艺。表面处理工艺包括将绝缘材料注入第一晶片1000的第二表面1000b中的工艺。绝缘材料可以包括氧(o)或氮(n)。换言之，表面处理工艺是氧化工艺或氮化工艺。通过表面处理工艺将绝缘材料注入第一晶片1000的第二表面1000b中。此时，第一晶片1000中的绝缘材料的浓度随着距第一晶片1000的第二表面1000b的距离增大而减小。通过表面处理工艺使第一晶片1000的上部氧化或氮化，因此可以形成第一键合层205。
65.参照图10，根据实施例，提供第二晶片2000。第二晶片2000是半导体晶片。第二晶片2000包括与第一晶片1000的材料相同的材料。例如，第二晶片2000可以是硅(si)衬底、锗(ge)衬底或硅锗(sige)衬底。第二晶片2000包括彼此相对的第三表面2000a和第四表面2000b。第二晶片2000包括在一个方向上彼此间隔开的装置区域dr以及装置区域dr之间的
划线区域sr。第二晶片2000的装置区域dr是形成第二半导体芯片300的区域。第二晶片2000的划线区域sr是将执行分开第二半导体芯片300的后续锯切工艺的区域。
66.根据实施例，在第二晶片2000的装置区域dr中形成第二半导体芯片300。在第二晶片2000的第三表面2000a中形成第二半导体芯片300。在第二晶片2000的第三表面2000a处形成第二半导体芯片300的集成电路，并且在第二晶片2000的第三表面2000a处形成第二半导体芯片300的第二芯片焊盘310。
67.参照图11，根据实施例，在第二晶片2000的第四表面2000b处形成第二键合层305。例如，对第二晶片2000的第四表面2000b执行表面处理工艺。表面处理工艺包括将绝缘材料注入第二晶片2000的第四表面2000b中的工艺。绝缘材料可以包括氧(o)或氮(n)。通过表面处理工艺将绝缘材料注入第二晶片2000的第四表面2000b中。此时，第二晶片2000中的绝缘材料的浓度随着距第二晶片2000的第四表面2000b的距离增大而减小。可以通过表面处理工艺使第二晶片2000的上部氧化或氮化，并且由此形成第二键合层305。
68.参照图12，根据实施例，将第二晶片2000键合到第一晶片1000上。详细地，将第二晶片2000在第一晶片1000上对齐，使得第一晶片1000的装置区域dr与第二晶片2000的装置区域dr竖直叠置。因此，第二半导体芯片300定位在第一半导体芯片200上。第二晶片2000定位在第一晶片1000上，使得第二晶片2000的第四表面2000b面对第一晶片1000的第二表面1000b。换言之，第一晶片1000的第一键合层205面对第二晶片2000的第二键合层305。
69.根据实施例，第二晶片2000与第一晶片1000接触。第一晶片1000的第一键合层205与第二晶片2000的第二键合层305接触。第一晶片1000和第二晶片2000的键合是晶片与晶片键合。第一晶片1000的第一键合层205键合至第二晶片2000的第二键合层305。例如，第二键合层305和第一键合层205彼此键合以形成一体。自然执行第一键合层205和第二键合层305的键合。详细地，第一键合层205和第二键合层305由相同的材料(诸如氧化硅(sio
x
)或氮化硅(sin))形成，并且第一键合层205和第二键合层305通过由彼此接触的第一键合层205和第二键合层305之间的界面处的表面活化执行的混合键合工艺彼此键合。由于第一键合层205和第二键合层305彼此键合，因此可以使第一晶片1000与第二晶片2000之间的界面消失。
70.在一些实施例中，为了容易地键合第一键合层205和第二键合层305，对第一键合层205和第二键合层305的表面执行表面活化工艺。表面活化工艺包括等离子体工艺。另外，将压力和热量施加到第二晶片2000以容易地键合第一键合层205和第二键合层305。所施加的压力小于例如大约30mpa。所施加的热量通过在大约100摄氏度至大约500摄氏度的温度下执行的退火工艺来提供。在特定实施例中，可以在混合键合工艺中使用压力和温度的不同组合。
71.根据实施例，第一晶片1000和第二晶片2000彼此键合以构成一体，因此，第一晶片1000和第二晶片2000彼此坚固地键合，并且制造了具有改善的结构稳定性的半导体封装件。
72.参照图13，根据实施例，沿着第一晶片1000和第二晶片2000的划线区域sr执行切割工艺(诸如锯切工艺)以形成芯片堆叠件结构cs。顺序地切割第二晶片2000和第一晶片1000。因此，形成了其中一个第二半导体芯片300键合到一个第一半导体芯片200上的多个芯片堆叠件结构cs。根据本发明构思的实施例，锯切第一晶片1000和第二晶片2000以同时
分开第一半导体芯片200和第二半导体芯片300，并且因此简化了制造半导体封装件的工艺。
73.参照图14，根据实施例，提供第一载体衬底3000。在第一载体衬底3000上设置第一分离层3100。第一分离层3100是双侧粘合带或粘合层。当第一分离层3100是双侧粘合带时，第一分离层3100通过使用真空的层压工艺粘合到第一载体衬底3000上。当第一分离层3100是粘合层时，通过在第一载体衬底3000上涂覆粘合材料来形成第一分离层3100。
74.根据实施例，在第一载体衬底3000上设置芯片堆叠件结构cs。芯片堆叠件结构cs被设置为使得第一半导体芯片200的有源表面面对第一载体衬底3000。换言之，芯片堆叠件结构cs被设置为使得第一芯片焊盘210与第一载体衬底3000的第一分离层3100接触。
75.根据实施例，在第一载体衬底3000上形成绝缘层400。通过在第一载体衬底3000上涂覆绝缘材料来形成绝缘层400。在第一载体衬底3000上涂覆绝缘材料来覆盖芯片堆叠件结构cs。绝缘层400覆盖芯片堆叠件结构cs的侧壁，并且暴露出芯片堆叠件结构cs的顶表面(即，第二半导体芯片300的有源表面)。绝缘材料包括诸如环氧模制化合物(emc)的绝缘聚合物。
76.根据实施例，在绝缘层400中形成连接端子410。例如，可以形成竖直穿过绝缘层400的导通孔，随后通过用导电材料填充导通孔来形成连接端子410。连接端子410中的每一个是竖直穿过绝缘层400的贯通电极。
77.参照图15，根据实施例，在第二半导体芯片300和绝缘层400上形成第二衬底500。在第二半导体芯片300的顶表面和绝缘层400的顶表面上形成第二绝缘图案510和第二导电图案520，从而制造第二衬底500。例如，在第二半导体芯片300的顶表面和绝缘层400的顶表面上形成诸如氧化硅层的绝缘层，并且随后使绝缘层图案化以形成第二绝缘图案510。通过第二绝缘图案510暴露出第二芯片焊盘310和连接端子410。在第二绝缘图案510的顶表面上形成导电层，并且随后使导电层图案化以形成第二导电图案520。第二导电图案520电连接至第二半导体芯片300的第二芯片焊盘310以及连接端子410。之后，可以重复执行形成第二绝缘图案510的工艺和形成第二导电图案520的工艺以形成第二衬底500。
78.根据实施例，在第二衬底500的顶表面上形成天线图案600。例如，在第二衬底500的顶表面上形成导电层，并且随后使导电层图案化以形成天线图案600。天线图案600电连接至第二衬底500的第二导电图案520。
79.参照图16，根据实施例，将第二载体衬底4000附着到第二衬底500。例如，第二载体衬底4000是诸如玻璃衬底的绝缘衬底。例如，通过使用第二分离层4100将第二载体衬底4000粘合到第二衬底500上。
80.之后，根据实施例，从第一半导体芯片200和绝缘层400去除第一载体衬底3000。通过去除第一载体衬底3000来暴露出第一半导体芯片200的底表面和绝缘层400的底表面。此时，暴露出第一半导体芯片200的第一芯片焊盘210以及连接端子410。可以通过施加剪切应力或者通过化学处理第一分离层3100来去除第一载体衬底3000。
81.根据实施例，在第一半导体芯片200和绝缘层400下方形成第一衬底100。在第一半导体芯片200的底表面和绝缘层400的底表面上形成第一绝缘图案110和第一导电图案120，从而制造第一衬底100。例如，在第一半导体芯片200的底表面和绝缘层400的底表面上形成诸如氧化硅层的绝缘层，并且随后使绝缘层图案化以形成第一绝缘图案110。通过第一绝缘
图案110暴露出第一芯片焊盘210和连接端子410。在第一绝缘图案110的底表面上形成导电层，并且随后使导电层图案化以形成第一导电图案120。将第一导电图案120电连接至第一半导体芯片200的第一芯片焊盘210以及连接端子410。之后，可以重复执行形成第一绝缘图案110的工艺和形成第一导电图案120的工艺以形成第一衬底100。
82.之后，根据实施例，从图16的所得结构去除第二载体衬底4000。可以通过施加剪切应力或者通过化学处理第二分离层4100来去除第二载体衬底4000。如上所述制造参照图1描述的半导体封装件。
83.图17至图20是示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
84.参照图17，根据实施例，提供第三晶片5000。第三晶片5000是半导体晶片。例如，第三晶片5000可以是硅(si)衬底、锗(ge)衬底或者硅锗(sige)衬底。
85.根据实施例，在第三晶片5000上形成第一半导体芯片200’。在第三晶片5000的一个表面中形成第一半导体芯片200’。在第三晶片5000的一个表面处形成第一半导体芯片200’的集成电路，并且在第三晶片5000的一个表面处形成第一半导体芯片200’的第一芯片焊盘210。
86.参照图18，根据实施例，对第三晶片5000执行诸如锯切工艺的切割工艺。因此，可以将第一半导体芯片200’彼此分开。
87.根据实施例，提供第三载体衬底6000。在第三载体衬底6000上设置第一半导体芯片200’。此时，将第一半导体芯片200’粘合至第三载体衬底6000的装置区域dr。通过使用第三分离层6100将第一半导体芯片200’粘合至第三载体衬底6000。第一半导体芯片200’被设置为使得第一半导体芯片200’的有源表面面对第三载体衬底6000。
88.根据实施例，在第三载体衬底6000上形成模制层6200。通过在第三载体衬底6000上涂覆绝缘材料来形成模制层6200。绝缘材料覆盖第三载体衬底6000上的第一半导体芯片200’。换言之，模制层6200覆盖第一半导体芯片200’的侧壁和顶表面。绝缘材料包括诸如环氧模制化合物(emc)的绝缘聚合物。
89.参照图19，根据实施例，对模制层6200执行平面化工艺直至暴露出第一半导体芯片200’的顶表面200b。平面化工艺可以包括回蚀工艺或化学机械抛光(cmp)工艺。通过平面化工艺暴露出第一半导体芯片200’的顶表面200b，并且第一半导体芯片200’的顶表面200b与模制层6200的顶表面共面。第一半导体芯片200’的暴露的顶表面200b是第一半导体芯片200’的无源表面。
90.接着，根据实施例，在第一半导体芯片200’中的每一个中形成第一键合层205。详细地，对第三载体衬底6000执行表面处理工艺。通过表面处理工艺将绝缘材料注入第一半导体芯片200’的暴露的顶表面200b中。绝缘材料可以包括氧(o)或氮(n)。换言之，表面处理工艺可以是氧化工艺或氮化工艺。此时，第一半导体芯片200’中的每一个中的绝缘材料的浓度随着距第一半导体芯片200’中的每一个的顶表面200b的距离增大而减小。通过表面处理工艺使第一半导体芯片200’的上部氧化或氮化，并且由此可以形成第一键合层205。
91.参照图20，根据实施例，将第二晶片2000键合到第一半导体芯片200’上。第二晶片2000与使用图10和图11的工艺形成的第二晶片2000相同。在第三载体衬底6000上设置第二晶片2000。第二晶片2000在第三载体衬底6000上对齐，使得第二晶片2000的装置区域dr与
第三载体衬底6000的装置区域dr竖直叠置。因此，第二半导体芯片300定位在第一半导体芯片200’上。第一半导体芯片200’的第一键合层205面对第二晶片2000的第二键合层305。
92.根据实施例，第二晶片2000与第一半导体芯片200’接触。详细地，第二晶片2000的第二键合层305与第一半导体芯片200’的第一键合层205以及模制层6200接触。第一半导体芯片200’和第二晶片2000的键合是晶片与晶片键合。第一半导体芯片200’的第一键合层205键合到第二晶片2000的第二键合层305。例如，第一键合层205和第二键合层305彼此键合以形成一体。第一键合层205和第二键合层305由相同的材料形成，并且第一键合层205和第二键合层305通过在彼此接触的第一键合层205与第二键合层305之间的界面处执行的表面混合键合工艺彼此键合。
93.根据实施例，沿着第三载体衬底6000的划线区域sr执行诸如锯切工艺的切割工艺。顺序地切割或锯切第二晶片2000和第三载体衬底6000的划线区域sr上的模制层6200。因此，第二半导体芯片300彼此分开，并且模制层6200可以被划分为模制结构700，如图3中所示。
94.之后，根据实施例，执行参照图13至图16描述的工艺，以制造参照图3描述的半导体封装件。
95.图21和图22是示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
96.参照图21，根据实施例，提供第三载体衬底6000。在第三载体衬底6000上设置第一半导体芯片200’和第三半导体芯片800。此时，将第一半导体芯片200’中的每一个和第三半导体芯片800中的每一个粘合到第三载体衬底6000的装置区域dr中的每一个上。换言之，将一个第一半导体芯片200’和一个第三半导体芯片800粘合到一个装置区域dr上。通过使用第三分离层6100将第一半导体芯片200’和第三半导体芯片800粘合到第三载体衬底6000。第一半导体芯片200’和第三半导体芯片800被设置为使得其有源表面面对第三载体衬底6000。
97.根据实施例，在第三载体衬底6000上形成模制层6200。通过在第三载体衬底6000上涂覆绝缘材料来形成模制层6200。绝缘材料覆盖第三载体衬底6000上的第一半导体芯片200’和第三半导体芯片800。
98.参照图22，根据实施例，对模制层6200执行平面化工艺，直至暴露出第一半导体芯片200’的顶表面200b和第三半导体芯片800的顶表面800b。平面化工艺可以包括回蚀工艺或化学机械抛光(cmp)工艺。通过平面化工艺暴露出第一半导体芯片200’的顶表面200b和第三半导体芯片800的顶表面800b。第一半导体芯片200’的暴露的顶表面200b和第三半导体芯片800的暴露的顶表面800b是无源表面。
99.之后，根据实施例，对第三载体衬底6000执行表面处理工艺。通过表面处理工艺将绝缘材料注入第一半导体芯片200’的暴露的顶表面200b和第三半导体芯片800的暴露的顶表面800b中。绝缘材料可以包括氧(o)或氮(n)。换言之，表面处理工艺可以是氧化工艺或氮化工艺。
100.接着，根据实施例，将第二晶片键合到第一半导体芯片200’和第三半导体芯片800上。第二晶片与使用图10和图11的工艺形成的第二晶片2000相同。在第三载体衬底6000上设置第二晶片2000。第二晶片2000在第三载体衬底6000上对齐，使得第二晶片2000的装置
区域dr与第三载体衬底6000的装置区域dr竖直叠置。第二晶片2000与第一半导体芯片200’和第三半导体芯片800接触。第一半导体芯片200’和第二晶片2000的键合以及第三半导体芯片800和第二晶片2000的键合是晶片与晶片键合。
101.根据实施例，沿着第三载体衬底6000的划线区域sr执行诸如锯切工艺的切割工艺。顺序地切割或锯切第三载体衬底6000的划线区域sr上的第二晶片2000和模制层6200。因此，第二半导体芯片300可以彼此分开，模制层6200可以被划分为图4中所示的模制结构700。
102.之后，根据实施例，执行参照图13至图16描述的工艺以制造参照图4描述的半导体封装件。
103.图23至图26是示出根据本发明构思的一些实施例的制造半导体封装件的方法的截面图。
104.参照图23，根据实施例，提供连接衬底450。连接衬底450包括基体层460和与基体层460中的互连图案对应的导电部分470。导电部分470包括下焊盘472、过孔474和上焊盘476。
105.根据实施例，在连接衬底450中形成开口452。开口452通过去除连接衬底450的一部分来形成，并且由此穿过连接衬底450。例如，形成开口452的工艺可以是诸如钻孔工艺、激光烧蚀工艺或激光切割工艺的蚀刻工艺。开口452是将在后续工艺中将芯片堆叠件结构cs(诸如图13中所示的芯片堆叠件结构cs)设置在其中的空间。
106.根据实施例，将连接衬底450粘合到第四载体衬底7000上。例如，第四载体衬底7000可以是包括玻璃或聚合物的绝缘衬底，或者可以是包括金属的导电衬底。
107.例如，根据实施例，通过设置在第四载体衬底7000的顶表面上的粘合构件7100将第四载体衬底7000粘合到连接衬底450的底表面。例如，粘合构件7100包括粘合带。
108.参照图24，根据实施例，在第四载体衬底7000上设置芯片堆叠件结构cs。在连接衬底450的开口452中设置芯片堆叠件结构cs。芯片堆叠件结构cs被设置为使得第一半导体芯片200的有源表面面对第四载体衬底7000。芯片堆叠件结构cs包括以上参照图1和图7描述的第一半导体芯片200、第一芯片焊盘210、第一键合层205、第二半导体芯片300、第二芯片焊盘310和第二键合层305。
109.根据实施例，在第四载体衬底7000上形成绝缘层400。通过在连接衬底450上涂覆绝缘材料来形成绝缘层400。绝缘材料填充连接衬底450与芯片堆叠件结构cs之间的空间。另外，绝缘材料覆盖连接衬底450的顶表面和芯片堆叠件结构cs的顶表面。绝缘材料包括诸如环氧模制化合物(emc)的绝缘聚合物。
110.参照图25，根据实施例，在绝缘层400上形成第二衬底500。在第二半导体芯片300的顶表面和绝缘层400的顶表面上形成第二绝缘图案510和第二导电图案520，从而制造第二衬底500。详细地，使绝缘层400图案化以暴露出连接衬底450的上焊盘476和第二半导体芯片300的第二芯片焊盘310。在绝缘层400的顶表面上形成导电层，并且随后使导电层图案化以形成第二导电图案520。将第二导电图案520电连接至第二半导体芯片300的第二芯片焊盘310以及上焊盘476。在第二导电图案520上形成诸如氧化硅层的绝缘层，并且随后使绝缘层图案化以形成第二绝缘图案510。之后，可以重复执行形成第二绝缘图案510的工艺和形成第二导电图案520的工艺以形成第二衬底500。
111.根据实施例，在第二衬底500的顶表面上形成天线图案600。例如，在第二衬底500的顶表面上形成导电层，并且随后使导电层图案化以形成天线图案600。将天线图案600电连接至第二衬底500的第二导电图案520。
112.参照图26，根据实施例，在第二衬底500上设置第五载体衬底8000。例如，第五载体衬底8000是诸如玻璃衬底的绝缘衬底。例如，通过使用第五分离层8100将第五载体衬底8000粘合到第二衬底500上。
113.之后，根据实施例，从第一半导体芯片200和连接衬底450去除第四载体衬底7000。通过去除第四载体衬底7000来暴露出第一半导体芯片200的底表面和连接衬底450的底表面。此时，暴露出第一半导体芯片200的第一芯片焊盘210和连接衬底450的下焊盘472。可以通过施加剪切应力或通过化学处理第四分离层7100来去除第四载体衬底7000。
114.根据实施例，在第一半导体芯片200和连接衬底450下方形成第一衬底100。在第一半导体芯片200的底表面和连接衬底450的底表面上形成第一绝缘图案110和第一导电图案120，从而制造第一衬底100。例如，在第一半导体芯片200的底表面和连接衬底450的底表面上形成诸如氧化硅层的绝缘层，并且随后使绝缘层图案化以形成第一绝缘图案110。通过第一绝缘图案110暴露出第一芯片焊盘210和下焊盘472。在第一绝缘图案110的底表面上形成导电层，并且随后使导电层图案化以形成第一导电图案120。第一导电图案120电连接至第一半导体芯片200的第一芯片焊盘210和连接衬底450的下焊盘472。之后，重复执行形成第一绝缘图案110的工艺和形成第一导电图案120的工艺以形成第一衬底100。
115.之后，根据实施例，从图26的所得结构去除第五载体衬底8000。可以通过施加剪切应力或通过化学处理第五分离层8100来去除第五载体衬底8000。可以如上所述制造参照图7描述的半导体封装件。
116.在根据本发明构思的实施例的半导体封装件中，第一半导体芯片的一部分和第二半导体芯片的一部分构成一体。因此，第一半导体芯片和第二半导体芯片可以彼此坚固地键合，并且可以改善半导体封装件的结构稳定性。另外，第一半导体芯片和第二半导体芯片可以通过由具有高导热性的氧化硅或氮化硅形成的键合层彼此键合，并且因此，可以通过第二半导体芯片容易地释放或消散从第一半导体芯片产生的热量。
117.此外，第一半导体芯片和第二半导体芯片可以在没有第一半导体芯片与第二半导体芯片之间的附加的键合构件的情况下彼此键合，并且因此，可以减小半导体封装件的高度，并且可以使半导体封装件小型化。
118.控制天线图案的所有第一半导体芯片和第二半导体芯片可以设置在具有天线图案的单个封装件中，并且因此，可以改善或实现具有改善的电特性的小型化的半导体封装件。
119.尽管已经参照示例性实施例描述了本发明构思的实施例，但是对于本领域技术人员来说将显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以做出各种改变和修改。因此，应理解，上面的示例性实施例不是限制性的，而是说明性的。因此，本发明构思的实施例的范围将由所附权利要求及其等同物的最宽可允许的解释来确定，并且将不受前述描述限制或限定。