具有挡板结构的半导体器件的制作方法

具有挡板结构的半导体器件
1.相关申请的交叉引用
2.本技术要求于2020年10月30日向韩国知识产权局提交的韩国专利申请no.10-2020-0143042的优先权，该申请的公开内容通过全文引用合并于此。
技术领域
3.本公开的示例实施例涉及具有挡板结构的半导体器件。


背景技术：

4.在电子行业中，具有存储器件的集成电路器件在容量上不断增大并且变得高度集成。此外，存储单元在尺寸上变得更小，并且存储器件中所包括的操作电路和布线结构变得越来越复杂。因此，需要包括具有高度集成的结构和良好的电气特性的存储器件在内的集成电路器件。
5.为了电子产品的轻便、纤薄、简易、小型化和高集成度，已经提出了具有多堆叠结构的三维非易失性存储器件。这样的非易失性存储器件包括栅电极和贯通电极。


技术实现要素：

6.本公开的示例实施例提供了具有包括突出部的挡板结构在内的半导体器件。
7.根据本公开的示例实施例的半导体器件可以包括：包括单元阵列区域和扩展区域的衬底，所述扩展区域包括贯通电极区域；以及存储器堆叠，存储器堆叠在所述衬底上并且包括栅电极、绝缘层和模制层，所述栅电极和所述绝缘层被依次堆叠，所述模制层包括绝缘材料并且在所述贯通电极区域中被设置在与所述栅电极相同的水平高度处。所述半导体器件还可以包括：沟道结构，在所述单元阵列区域中竖直地延伸穿过所述栅电极；隔离绝缘层，竖直地延伸穿过所述存储器堆叠并且在第一水平方向上延伸，所述隔离绝缘层在与所述第一水平方向相交的第二水平方向上彼此间隔开；以及挡板结构，在顶视图中被设置在隔离绝缘层之间并且围绕所述贯通电极区域。所述挡板结构可以包括：具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层。所述内部绝缘层可以包括在水平方向上突出的第一突出部，并且所述外部绝缘层可以包括在水平方向上突出的第二突出部。
8.根据本公开的示例实施例的半导体器件可以包括：包括单元阵列区域和扩展区域的衬底，所述扩展区域包括贯通电极区域；所述衬底上的下存储器堆叠，所述下存储器堆叠包括下栅电极、下绝缘层和下模制层，所述下栅电极和所述下绝缘层被依次堆叠，所述下模制层包括绝缘材料并且在所述贯通电极区域中被分别设置在与所述下栅电极相同的水平高度处；以及所述下存储器堆叠上的上存储器堆叠，所述上存储器堆叠包括上栅电极、上绝缘层和上模制层，所述上栅电极和所述上绝缘层被依次堆叠，所述上模制层包括绝缘材料并且在所述贯通电极区域中被分别设置在与所述上栅电极相同的水平高度处。所述半导体器件还可以包括：沟道结构，在所述单元阵列区域中竖直地延伸穿过所述栅电极；隔离绝缘
层，竖直地延伸穿过所述下存储器堆叠和所述上存储器堆叠并且在第一水平方向上延伸，所述隔离绝缘层在与所述第一水平方向相交的第二水平方向上彼此间隔开；以及挡板结构，在顶视图中被设置在隔离绝缘层之间并且围绕所述贯通电极区域。所述挡板结构可以包括：具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层。所述内部绝缘层可以包括在水平方向上突出的第一突出部，并且所述外部绝缘层可以包括在水平方向上突出的第二突出部。
9.根据本公开的示例实施例的数据存储系统可以包括：半导体存储器件，包括具有单元阵列区域和扩展区域在内的衬底，所述扩展区域包括贯通电极区域；所述衬底上的存储器堆叠，包括栅电极、绝缘层和模制层，所述栅电极和所述绝缘层被依次堆叠，所述模制层包括绝缘材料并且在所述贯通电极区域中被分别设置在与所述栅电极相同的水平高度处；以及沟道结构，在所述单元阵列区域中竖直地延伸穿过所述栅电极；隔离绝缘层，竖直地延伸穿过所述存储器堆叠并且在第一水平方向上延伸，所述隔离绝缘层在与所述第一水平方向相交的第二水平方向上彼此间隔开。所述数据存储系统还可以包括：外围电路结构，设置在所述衬底与所述存储器堆叠之间，所述外围电路结构包括外围电路器件；输入/输出焊盘，电连接到所述外围电路器件；设置在所述贯通电极区域中的贯通电极，所述贯通电极竖直地延伸穿过所述模制层，使得所述贯通电极电连接到所述外围电路结构；挡板结构，在顶视图中被设置在隔离绝缘层之间并且围绕所述贯通电极区域；以及控制器，通过所述输入/输出焊盘电连接到所述半导体存储器件，并且被配置为控制所述半导体存储器件。所述挡板结构可以包括：具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层。所述内部绝缘层可以包括在水平方向上突出的第一突出部，并且所述外部绝缘层可以包括在水平方向上突出的第二突出部。
附图说明
10.在考虑参照附图的以下详细描述之后，本发明构思的上述和其他目的、特征和优点对于本领域技术人员将变得更加明显。
11.图1是根据本发明构思的示例实施例的存储系统的框图。
12.图2是根据本发明构思的示例实施例的存储系统的示意图。
13.图3是沿图2所示的半导体封装的线a-a’截取的竖直截面图。
14.图4是根据本发明构思的示例实施例的半导体器件的布局。
15.图5是沿图4所示的半导体器件的线i-i’截取的竖直截面图。
16.图6是沿图4所示的半导体器件的线ii-ii’截取的竖直截面图。
17.图7示出了图5所示的半导体器件的放大视图。
18.图8至图10是沿根据本发明构思的示例实施例的半导体器件的线ii-ii’截取的竖直截面图。
19.图11a至图24b是示出了制造根据本发明构思的示例实施例的半导体器件的方法的竖直截面图。
20.图25是沿根据本发明构思的示例实施例的半导体器件的线i-i’截取的竖直截面图。
21.图26是沿根据本发明构思的示例实施例的半导体器件的线ii-ii’截取的竖直截
面图。
具体实施方式
22.在下文中，将参照附图来详细描述各示例实施例。附图中相似的附图标记可以表示相似的元件，并且在已经省略了元件的描述的程度上，可以理解的是，该元件至少与说明书中其他地方描述的对应元件类似。
23.图1是根据本公开的示例实施例的存储系统的框图。
24.参照图1，存储系统1000可以包括存储器件1100和连接到存储器件1100的输入/输出焊盘1101的控制器1200。存储器件1100可以包括单元区域1100s和外围电路区域1100f。
25.单元区域1100s可以包括：多个单元串cstr，其均包括彼此串联连接的存储单元晶体管mct；以及第一上晶体管ut1、第二上晶体管ut2、第一下晶体管lt1和第二下晶体管lt2，其连接到存储单元晶体管mct的相对端。多个单元串cstr可以分别并联连接到位线bl中的对应位线。多个单元串cstr可以连接到公共源极线csl。例如，多个单元串cstr可以设置在多个位线bl和单个公共源极线csl之间。
26.彼此串联连接的存储单元晶体管mct可以通过用于选择单元串cstr的字线wl控制。每个存储单元晶体管mct可以包括数据存储元件。与公共源极线csl间隔开相同距离的存储单元晶体管mct的栅电极可以共同连接到字线wl中的一个并且可以处于等电势状态。否则，即使当存储单元晶体管mct的栅电极与公共源极线csl间隔开相同距离时，被设置在不同的行或列中的栅电极也可以被单独控制。
27.第一下晶体管lt1和第二下晶体管lt2可以分别是地选择晶体管。第一下晶体管lt1和第二下晶体管lt2可以分别通过第一下线ll1和第二下线ll2控制，并且可以连接到公共源极线csl。第一上晶体管ut1和第二上晶体管ut2可以是串选择晶体管。第一上晶体管ut1和第二上晶体管ut2可以分别通过第一上线ul1和第二上线ul2控制，并且可以连接到位线bl中的对应位线。在一个示例实施例中，至少一个虚设线或缓冲器线还可以设置在字线wl中的最上面的字线wl与第一上晶体管ut1之间。至少一个虚设线还可以设置在字线wl中的最下面的字线与第二下晶体管lt2之间。在本说明书中，术语“虚设”用于表示具有与另一构成元件的结构和形状相同或类似的结构和形状、但是仅作为图案而存在而没有在器件中执行实质的功能的配置。
28.当经由第一上线ul1和第二上线ul2将信号施加到作为串选择晶体管的第一上晶体管ut1和第二上晶体管ut2时，施加到对应的位线bl的信号被传输到彼此串联连接的存储单元晶体管mct，并且可以执行数据读或数据写操作。此外，当通过衬底施加预定的擦除电压时，可以执行用于擦除已写入存储单元晶体管mct中的数据的数据擦除操作。在一个示例实施例中，单元区域1100s可以包括与位线bl电隔离的至少一个虚设单元串cstr。
29.外围电路区域1100f可以包括行解码器1110、页缓冲器1120和逻辑电路1130。行解码器1110可以连接到字线wl、第一上晶体管ut1、第二上晶体管ut2、第一下晶体管lt1、第二下晶体管lt2和公共源极线csl。页缓冲器1120可以经由连接线1125连接到位线bl。逻辑电路1130可以连接到行解码器1110和页缓冲器1120，并且可以经由输入/输出焊盘1101连接到控制器1200。
30.行解码器1110对输入地址进行解码，由此生成和传输用于字线wl的驱动信号。行
解码器1110可以在逻辑电路1130的控制下，向字线wl中的选定的字线和字线wl中的未选定的字线提供由逻辑电路1130中的电压生成电路生成的字线电压。
31.页缓冲器1120可以经由位线bl连接到单元区域1100s，并且可以读出存储在存储单元中的信息。根据操作模式，页缓冲器1120可以临时存储要被存储在存储单元中的数据，或者可以感测存储在存储单元中的数据。页缓冲器1120可以包括列解码器和读出放大器。列解码器可以选择性地激活单元区域1100s的位线bl。读出放大器可以在读操作中感测由列解码器选定的位线bl的电压并且可以读出存储在选定的存储单元中的数据。
32.逻辑电路1130可以控制行解码器1110的操作和页缓冲器1120的操作。逻辑电路1130可以包括：被配置为使用外部电压生成内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压生成电路。逻辑电路1130可以响应于控制信号来控制读操作、写操作和/或擦除操作。另外，逻辑电路1130可以包括输入/输出电路。在编程操作中，输入/输出电路可以接收输入到该输入/输出电路的数据data，并且可以将已接收的数据data传输到页缓冲器1120。在读操作中，输入/输出电路可以从页缓冲器1120接收数据data，并且可以将已接收的数据data输出到其外部，例如，输出到逻辑电路1130。逻辑电路1130可以经由连接线1135和输入/输出焊盘1101连接到控制器1200。
33.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。处理器1210执行用于nand控制器1220的数据交换的控制操作。nand控制器1220控制与存储器件1100的数据交换。nand控制器1220可以包括nand接口1221。nand接口1221与根据本公开的示例实施例的存储器件1100接口连接。主机接口1230包括连接到存储系统1000的主机的数据交换协议。
34.图2是根据本发明构思的示例实施例的存储系统的示意图。图3是沿图2所示的半导体封装的线a-a’截取的竖直截面图。
35.参照图2，存储系统2000可以是固态驱动器(ssd)、存储卡或通用串行总线(usb)、或其一部分。存储系统2000可以包括：设置在主衬底2001上的半导体封装2003(2003a和2003b)、器件2002和器件2004、以及连接器2006。在一个示例实施例中，半导体封装2003(2003a和2003b)中的每一个可以包括图1所示的存储器件1100。器件2002和器件2004可以对应于控制器1200。例如，每个半导体封装2003可以包括：封装衬底2100；存储器件2200，堆叠在封装衬底2100上同时包括芯片焊盘2210；粘合层2300，在封装衬底2100与存储器件2200中的每一个之间；导线2400，将封装衬底2100和相应的存储器件2200电连接；以及封装器2500，覆盖封装衬底2100和存储器件2200。
36.参照图3，封装衬底2100可以包括衬底焊盘2130和布线层2135。衬底焊盘2100可以设置在封装衬底2100的上表面上，并且可以连接到导线2400。布线层2135可以设置在封装衬底2100中，并且可以电连接到衬底焊盘2130。
37.多个存储器件2200可以堆叠在封装衬底2100上。每个存储器件2200可以包括衬底3010上的外围电路区域3100和外围电路区域3100上的单元区域3200。单元区域3200和外围电路区域3100可以分别对应于图1中的单元区域1100s和外围电路区域1100f。
38.外围电路区域3100中可以包括外围电路器件3110。单元区域3200可以包括贯通电极3265。贯通电极3265可以连接到外围电路器件3100，并且可以连接到与导线2400电连接的芯片焊盘2210。
39.每个存储器件2200可以对应于将在稍后参照图4描述的半导体器件100。多个存储器件2200可以通过分别设置在存储器件2200的下表面上的粘合层2300彼此固定，并且可以通过导线2400连接到封装衬底2100。外部连接端子2800可以设置在封装衬底2100的下表面上。
40.图4是根据本发明构思的示例实施例的半导体器件的布局。图5是沿图4所示的半导体器件的线i-i’截取的竖直截面图。图6是沿图4所示的半导体器件的线ii-ii’截取的竖直截面图。根据本发明构思的示例实施例的半导体器件可以包括诸如3d-nand之类的闪存。
41.参照图4，半导体器件100可以包括单元阵列区域ca和扩展区域ea。
42.单元阵列区域ca可以包括沟道结构cs。扩展区域ea可以包括焊盘区域pa和焊盘区域pa之间的贯通电极区域ta。贯通电极区域ta可以包括贯通电极180。扩展区域ea可以包括虚设沟道结构dcs和栅极触点190。每个栅极触点190可以设置在虚设沟道结构dcs中的对应的虚设沟道结构dcs之间，并且可以包括钨。
43.半导体器件100可以包括挡板结构ds、隔离绝缘层wlc和虚设绝缘层dwlc。贯通电极区域ta可以通过由挡板结构ds围绕的区域限定。隔离绝缘层wlc可以在第一水平方向d1上延伸穿过单元阵列区域ca和扩展区域ea。隔离绝缘层wlc可以在第二水平方向d2上彼此间隔开。挡板结构ds可以设置在隔离绝缘层wlc之间。虚设隔离绝缘层dwlc可以设置在隔离绝缘层wlc之间，并且可以在第一水平方向d1上延伸。
44.参照图5和图6，半导体器件100可以包括外围电路结构ps、存储器堆叠111、沟道结构cs、虚设沟道结构dcs、挡板结构ds和贯通电极180。根据本公开的示例实施例的半导体器件100可以具有外围上单元(cop)结构。例如，外围电路结构ps可以设置在存储器堆叠111下方。外围电路结构ps可以形成在衬底10上，并且可以包括器件隔离层12、杂质区14、晶体管20、接触插塞30、外围电路布线32和外围绝缘层34。在一个示例实施例中，外围电路结构ps可以包括图3所示的外围电路器件3110。外围电路器件3110可以包括诸如晶体管之类的有源器件和/或诸如电阻器、电感器之类的无源器件等。
45.器件隔离层12和杂质区14可以设置在衬底10的上表面上。晶体管20、接触插塞30和外围电路布线32可以设置在衬底10上。衬底10可以包括半导体材料。例如，衬底10可以是硅衬底、锗衬底、硅锗衬底或绝缘体上硅(soi)衬底。在一个示例实施例中，衬底10可以包括iv族半导体、iii-v族化合物半导体、或ii-vi族氧化物半导体。然而，衬底类型和组成材料不限于此。
46.杂质区14可以设置为与晶体管20相邻。外围绝缘层34可以覆盖晶体管20和接触插塞30。接触插塞30可以电连接到杂质区14。外围电路布线32可以连接到接触插塞30。
47.半导体器件100可以包括设置在外围电路结构ps与存储器堆叠111之间的下导电层40、连接模制层42、连接导电层43、支撑部44、隔离层46和掩埋绝缘层48。下导电层40可以设置在外围绝缘层34上。下导电层40可以对应于图1的公共源极线csl。在一个示例实施例中，下导电层40可以包括掺杂的多晶硅。连接模制层42和连接导电层43可以设置在下导电层40上。连接模制层42可以接触扩展区域ea中的虚设沟道结构dcs。连接导电层43可以接触单元阵列区域ca中的沟道结构cs。支撑部可以覆盖单元阵列区域ca中的连接导电层43，并且可以覆盖扩展区域ea中的连接模制层42同时接触下导电层40的上表面。支撑部44可以具有凹陷部分。隔离层46可以填充凹陷部分。隔离层46可以接触隔离绝缘层wlc。掩埋绝缘层
48可以设置在扩展区域ea中。例如，掩埋绝缘层48可以设置在贯通电极区域ta中，并且可以延伸穿过下导电层40和支撑部44，使得掩埋绝缘层48接触外围电路结构ps。
48.存储器堆叠111可以设置在支撑部44上。存储器堆叠111可以包括绝缘层112、模制层114和栅电极ge。栅电极ge可以与绝缘层112交替地堆叠。模制层114可以设置在贯通电极区域ta中，并且可以与绝缘层112交替地堆叠。每个模制层114可以设置在与栅电极ge中的对应的栅电极相同的水平高度处。栅电极ge可以分别对应于字线wl、第一上线ul1、第二上线ul2、第一下线ll1和第二下线ll2。
49.设置在存储器堆叠111的下部的栅电极ge中的至少一个可以是地选择线(gsl)。设置在存储器堆叠111的上部的栅电极ge中的至少一个可以是串选择线(ssl)或漏极选择线(dsl)。在一个示例实施例中，绝缘层112可以包括氧化硅。模制层114可以包括氮化硅。栅电极ge可以包括钨，但是上面的材料不必限于此。
50.半导体器件100可以包括层间绝缘层116。存储器堆叠111可以具有阶梯结构，使得在从单元阵列区域ca朝着扩展区域ea延伸的同时其高度逐渐减小。层间绝缘层116可以覆盖存储器堆叠111的阶梯结构。
51.沟道结构cs可以在单元阵列区域ca中在竖直方向上延伸穿过连接导电层43、支撑部44和存储器堆叠111。沟道结构cs可以电连接到连接导电层43。导电焊盘134可以设置在沟道结构cs上。沟道结构cs可以对应于图1的单元串cstr。在一个示例实施例中，每个沟道结构cs可以具有锥形形状，使得随着沟道结构cs向下延伸，该沟道结构cs的水平宽度逐渐减小。
52.虚设沟道结构dcs可以设置在扩展区域ea中，并且可以延伸穿过连接模制层42、存储器堆叠111和层间绝缘层116。虚设沟道结构dcs可以包括与沟道结构cs的配置相同或类似的配置。
53.半导体器件100可以包括层间绝缘层116上的第一上绝缘层140。第一上绝缘层140可以覆盖层间绝缘层116和导电焊盘134的上表面。第一上绝缘层140可以包括氧化硅。
54.隔离绝缘层wlc可以设置在单元阵列区域ca和扩展区域ea中，并且可以延伸穿过存储器堆叠111和第一上绝缘层140。此外，单元阵列区域ca中的隔离绝缘层wlc可以延伸穿过连接导电层43和支撑部44。扩展区域ea中的隔离绝缘层wlc可以延伸穿过支撑部44和掩埋绝缘层48。在一个示例实施例中，每个隔离绝缘层wlc可以具有锥形形状，使得随着隔离绝缘层wlc向下延伸，隔离绝缘层wlc的水平宽度逐渐减小。隔离绝缘层wlc可以包括氧化硅、氮化硅、氮氧化硅或其组合。在一个示例实施例中，隔离绝缘层wlc可以包括氧化硅。
55.半导体器件100可以包括第一下氧化物层150和第二下氧化物层152。第一下氧化物层150可以围绕每个隔离绝缘层wlc的下部。例如，第一下氧化物层150可以覆盖隔离绝缘层wlc的侧表面的一部分和隔离绝缘层wlc的下表面，同时接触下导电层40和支撑部44。第二下氧化物层152可以围绕挡板结构ds的下部。例如，第二下氧化物层152可以围绕挡板结构ds的侧表面的一部分和挡板结构ds的下表面，同时接触下导电层40和支撑部44。
56.当在顶视图中查看时，挡板结构ds可以围绕贯通电极区域ta。当在纵向截面图中查看时，挡板结构ds可以设置在每个焊盘区域pa与贯通电极区域ta之间，并且可以竖直地延伸穿过存储器堆叠111和第一上绝缘层140。挡板结构ds的上表面可以与第一上绝缘层140的上表面和每个隔离绝缘层wlc的上表面共面。挡板结构ds可以设置在栅电极ge与模制
层114之间。模制层114可以通过挡板结构ds与栅电极ge空间隔离且电隔离。在一个示例实施例中，挡板结构ds可以具有锥形形状，使得随着挡板结构ds向下延伸，挡板结构ds的水平宽度逐渐减小。
57.挡板结构ds可以包括挡板绝缘层160、内部绝缘层161和外部绝缘层164。挡板绝缘层160可以具有挡板形状，并且可以延伸穿过存储器堆叠111、层间绝缘层116和第一上绝缘层140。在一个示例实施例中，挡板绝缘层160可以包括氧化硅。
58.内部绝缘层161可以设置在挡板绝缘层160内部。例如，内部绝缘层161可以设置在挡板绝缘层160的内周界上。例如，当在顶视图中查看时，内部绝缘层161可以围绕贯通电极区域ta，并且可以设置在贯通电极区域ta与挡板绝缘层160之间。内部绝缘层161可以包括第一侧绝缘层162和第一突出部163。第一侧绝缘层162可以接触挡板绝缘层160的内表面，同时在竖直方向上延伸。第一突出部163可以在水平方向上从第一侧绝缘层162延伸，并且可以设置在相邻的绝缘层112之间。第一突出部163可以彼此竖直地间隔开，并且可以设置在与对应的栅电极ge和模制层114相同的水平高度处。每个第一突出部163可以接触贯通电极区域ta中的对应的模制层114。当在纵向截面图中查看时，每个模制层114的水平截面可以接触第一突出部163中的对应的第一突出部163。每个模制层114的水平长度可以小于与该模制层114相邻的对应的绝缘层112的水平长度。第一侧绝缘层162可以与第一突出部163实质上邻接。在一个示例实施例中，第一侧绝缘层162和第一突出部163可以包括氧化硅。
59.外部绝缘层164可以设置在挡板绝缘层160外部。例如，外部绝缘层164可以设置在挡板绝缘层160的外周界上。例如，当在顶视图中查看时，外部绝缘层164可以围绕挡板绝缘层160。外部绝缘层164可以包括第二侧绝缘层165和第二突出部166。第二侧绝缘层165可以接触挡板绝缘层160的外表面，同时在竖直方向上延伸。第二突出部166可以在水平方向上从第二侧绝缘层165突出，并且可以设置在相邻的绝缘层112之间。第二突出部166可以在竖直方向上彼此间隔开，并且可以设置在与对应的栅电极ge、模制层114和第一突出部163相同的水平高度处。每个第二突出部166可以接触对应的栅电极ge。第二侧绝缘层165可以与第二突出部166实质上邻接。在一个示例实施例中，第二侧绝缘层165和第二突出部166可以包括氧化硅。
60.第二侧绝缘层165可以与第一侧绝缘层162实质上邻接。第一侧绝缘层162和第二侧绝缘层165可以在挡板绝缘层160的下表面处接触。例如，第一侧绝缘层162可以从挡板绝缘层160的内表面沿挡板绝缘层160的下表面延伸，而第二侧绝缘层165可以从挡板绝缘层160的外表面沿挡板绝缘层160的下表面延伸。在一个示例实施例中，可以一体地形成第一侧绝缘层162、第一突出部163、第二侧绝缘层165和第二突出部166。第一突出部163和第二突出部166可以在水平方向上延伸。例如，第一突出部163可以在水平方向上延伸并且围绕贯通电极区域ta，而第二突出部166可以在水平方向上延伸并且围绕挡板绝缘层160。
61.虽然第一突出部163和第二突出部166在图6中被示出为具有相同的水平宽度，但是第一突出部163和第二突出部166不必限于此。在一个示例实施例中，第一突出部163可以具有不同的水平宽度，并且第二突出部166可以具有不同的水平宽度。在一个示例实施例中，第一突出部163中的至少一个的水平宽度可以与第二突出部166中的至少一个的水平宽度不同。在一个示例实施例中，第一突出部163和第二突出部166的水平宽度可以是0至100nm。
62.半导体器件100可以包括第二上绝缘层170、位线插塞172和位线174。第二上绝缘层170可以设置在单元阵列区域ca和扩展区域ea中，并且可以覆盖第一上绝缘层140。位线插塞172延伸穿过第一上绝缘层140和第二上绝缘层170，并且可以接触对应的导电焊盘134。位线174可以设置在第二上绝缘层170上，并且可以接触位线插塞172。位线174可以电连接到对应的沟道结构cs。位线174可以对应于图1的一个位线bl。
63.半导体器件100可以包括贯通电极区域ta中的贯通电极180和连接布线182。贯通电极180可以延伸穿过掩埋绝缘层48、存储器堆叠111、层间绝缘层116、第一上绝缘层140和第二上绝缘层170，并且可以连接到外围电路布线32。连接布线182可以接触第二上绝缘层170上的贯通电极180。贯通电极180可以将连接布线182电连接到外围电路结构ps。
64.图7是图4所示的半导体器件的放大视图。
65.参照图7，每个沟道结构cs可以包括信息存储层120、沟道层130和掩埋绝缘图案132。沟道层130可以设置在信息存储层120内部。掩埋绝缘层132可以设置在沟道层130内部。信息存储层120可以包括隧道绝缘层122、电荷存储层124和阻挡层126。电荷存储层124可以设置在阻挡层126内部。隧道绝缘层122可以设置在电荷存储层124内部。在一个示例实施例中，沟道层130可以包括多晶硅。掩埋绝缘图案132可以包括氧化硅、氮化硅、氮氧化硅或其组合。在一个示例实施例中，阻挡层126和隧道绝缘层122可以包括氧化硅，而电荷存储层124可以包括氮化硅。沟道层130可以电连接到导电焊盘134。
66.连接导电层43可以设置在下导电层40的上表面上，并且可以接触沟道层130的侧表面，同时延伸穿过信息存储层120。连接导电层43的接触沟道层130的部分可以在竖直方向上延伸。支撑部44可以设置在连接导电层43上。
67.图8至图10是沿根据本发明构思的示例实施例的半导体器件的线ii-ii’截取的竖直截面图。
68.参照图8，半导体器件200的挡板结构ds可以包括：在水平方向上突出并且接触对应的模制层114的第一突出部263、以及在水平方向上突出并且接触对应的栅电极ge的第二突出部266。在一个示例实施例中，第一突出部263和第二突出部266的截面可以在其端部侧具有凸出的形状。模制层114的接触第一突出部263的截面可以凹陷，并且栅电极ge的接触第二突出部266的截面可以凹陷。
69.参照图9，半导体器件300的挡板结构ds可以包括：在水平方向上突出并且接触对应的模制层114的第一突出部363、以及在水平方向上突出并且接触对应的栅电极ge的第二突出部366。在一个示例实施例中，第一突出部363和第二突出部366的截面可以在其端部侧凹陷。模制层114的接触第一突出部363的截面可以凸出，并且栅电极ge的接触第二突出部366的截面可以凸出。
70.参照图10，半导体器件400的挡板结构ds可以包括：在水平方向上突出并且接触对应的模制层114的第一突出部463、以及在水平方向上突出并且接触对应的栅电极ge的第二突出部466。在一个示例实施例中，第一突出部463可以具有不同的水平宽度。例如，第一突出部463中的较低的第一突出部463的水平宽度可以大于第一突出部463中的较高的第一突出部463的水平宽度。在一个示例实施例中，第二突出部466可以具有不同的水平宽度。例如，第二突出部466中的较低的第二突出部466的水平宽度可以大于第二突出部466中的较高的第二突出部466的水平宽度。虽然每个第一突出部463在图10中被示出为具有与设置在
与第一突出部463相同的水平高度处的对应的第二突出部466相同的水平宽度，但是第一突出部163和第二突出部466不必限于上述情况。在一个示例实施例中，第一突出部463中的至少一个第一突出部463的水平宽度可以与第二突出部466中的设置在与至少一个第一突出部463相同的水平高度处的至少一个第二突出部466的水平宽度不同。
71.图11a至图24b是示出了制造根据本发明构思的示例实施例的半导体器件的方法的竖直截面图。图11a、图12a、图13a、图14a、图15a、图16、图17a、图18a、图19a、图21a、图22a、图23a和图24a是与沿图4中的线i-i’截取的竖直截面图相对应的竖直截面图。图11b、图12b、图13b、图14b、图15b、图17b、图18b、图19b、图20、图21b、图22b、图23b和图24b是与沿图4中的线ii-ii’截取的竖直截面图相对应的竖直截面图。
72.参照图11a和图11b，可以形成外围电路结构ps、以及外围电路结构ps上的下导电层40和连接模制层42。外围电路结构ps可以包括衬底10、器件隔离层12、杂质区14、晶体管20、接触插塞30、外围电路布线32和外围绝缘层34。器件隔离层12和杂质区14可以形成在衬底10的上表面处。在一个示例实施例中，器件隔离层12可以包括诸如氧化硅或氮化硅之类的绝缘材料。杂质区14可以包括n型杂质或p型杂质。晶体管20可以被设置为与杂质区14相邻。外围电路布线32可以设置在接触插塞30上，并且可以通过接触插塞30连接到杂质区14。外围绝缘层34可以覆盖晶体管20、接触插塞30和外围电路布线32。
73.下导电层40可以设置在外围电路结构ps上。连接模制层42可以设置在下导电层40上。连接模制层42可以包括钝化层42a、以及设置在一个钝化层42a的上表面和另一钝化层42a的下表面之间的绝缘层42b。
74.下导电层40可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。在一个示例实施例中，下导电层40可以包括掺杂的多晶硅层。连接模制层42可以包括相对于下导电层40具有蚀刻选择性的材料。绝缘层42b可以包括相对于钝化层42a具有蚀刻选择性的材料。在一个示例实施例中，绝缘层42b可以包括氧化硅，并且钝化层42a可以包括氮化硅。
75.参照图12a和图12b，可以形成支撑部44、隔离层46和掩埋绝缘层48。可以从扩展区域ea部分地去除连接模制层42。在去除了连接模制层42的一部之后，可以沉积支撑部44。在单元阵列区域ca中，支撑部44可以覆盖连接模制层42。在扩展区域ea中，支撑部44可以覆盖下导电层40和连接模制层42。在一个示例实施例中，支撑部44可以包括多晶硅。支撑部44可以在其上表面处具有凹陷部分。为了填充凹陷部分，绝缘材料可以沉积在支撑部44上。绝缘材料可以被平坦化，使得暴露支撑部44的上表面。因此，可以形成填充凹陷部分的隔离层46。隔离层46的上表面可以与支撑部44的上表面共面。
76.掩埋绝缘层48可以形成在贯通电极区域ta中。可以通过蚀刻下导电层和支撑部44使得暴露外围电路布线32和外围绝缘层34，并且然后沉积绝缘材料，来形成掩埋绝缘层48。在一个示例实施例中，掩埋绝缘层48可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质或其组合。在一个示例实施例中，掩埋绝缘层48可以包括氧化硅。
77.参照图13a和图13b，模制堆叠110和层间绝缘层116可以形成在图12a和图12b的结构上。模制堆叠110可以包括交替地堆叠的绝缘层112和模制层114。绝缘层112可以包括相对于模制层114具有蚀刻选择性的材料。在一个示例实施例中，绝缘层112可以包括氧化硅，并且模制层114可以包括氮化硅。
78.模制堆叠110可以被修整为具有扩展区域ea中的阶梯结构。层间绝缘层116可以覆盖阶梯结构。层间绝缘层116可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质或其组合。在一个示例实施例中，层间绝缘层116可以包括氧化硅。
79.参照图14a和图14b，可以形成沟道结构cs和虚设沟道结构dcs。可以通过形成延伸穿过单元阵列区域ca中的连接模制层42、支撑部44和模制堆叠110的沟道孔，并且然后在沟道孔中沉积信息存储层120、沟道层130和掩埋绝缘图案132(参见图7)，来制作沟道结构cs。虚设沟道结构dcs可以具有与沟道结构cs基本相同的结构。虚设沟道结构dcs可以延伸穿过扩展区域ea中的连接模制层42、支撑部44、模制堆叠110和层间绝缘层116。
80.导电焊盘134可以设置在每个沟道结构cs的顶部。导电焊鼎134可以包括由金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅或其组合制成的导电层。
81.参照图15a和图15b，第一上绝缘层140可以沉积在图14a和图14b的结构上，并且可以通过各向异性蚀刻工艺来形成竖直地延伸穿过模制堆叠110和第一上绝缘层140的第一隔离沟槽t1和第二隔离沟槽t2。第一上绝缘层140可以设置在模制堆叠110上，并且可以包括氧化硅、氮化硅、氮氧化硅或其组合。第一隔离沟槽t1可以形成在贯通电极区域ta周围，并且第二隔离沟槽t2可以被形成为从单元阵列区域ca延伸到扩展区域ea。
82.第二隔离沟槽t2可以暴露单元阵列区域ca中的连接模制层42，并且可以选择性地去除连接模制层42。可以通过各向同性蚀刻工艺执行对连接模制层42的去除。通过去除连接模制层42，可以部分地暴露每个沟道结构cs的侧表面。可以选择性地蚀刻沟道结构cs的信息存储层120，并且可以暴露沟道结构cs的沟道层130。当去除连接模制层42和信息存储层120时，可以在第一隔离沟槽t1和第二隔离沟槽t2的侧表面处形成用于防止模制堆叠110被蚀刻的间隔物。
83.参照图16，可以通过在去除了连接模制层42的空间中沉积导电材料，来形成连接导电层43。如图7所示，连接导电层43可以设置在下导电层40和支撑部44之间同时接触沟道层130。在形成连接导电层43之后，还可以执行各向异性蚀刻工艺，以去除沿第一隔离沟槽t1和第二隔离沟槽t2形成的导电材料。连接导电层43可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。在一个示例实施例中，连接导电层43可以包括多晶硅。
84.参照图17a和图17b，可以通过氧化工艺形成第一下氧化物层150和第二下氧化物层152。氧化工艺可以是干氧化工艺。可以通过氧化通过第二沟槽t2暴露的下导电层40、连接导电层43和支撑部44的表面，形成第一下氧化物层150。可以通过氧化通过第一隔离沟槽t1暴露的下导电层40、连接导电层43和支撑部44的表面，形成第二下氧化物层152。第一下氧化物层150和第二下氧化物层152可以分别没置在第一隔离沟槽t1和第二隔离沟槽t2的下部处。在一个示例实施例中，下导电层40可以不通过第一隔离沟槽t1和第二隔离沟槽t2暴露，并且可以通过氧化连接导电层43和支撑部44的表面，形成第一下氧化物层150和第二氧化物层152。
85.参照图18a和图18b，第一牺牲材料154和第二牺牲材料156可以填充第一隔离沟槽t1和第二隔离沟槽t2。可以通过沿第一隔离沟槽t1和第二隔离沟槽t2的内壁沉积绝缘材料，形成第一牺牲材料154。可以通过在第一牺牲材料154上沉积绝缘材料，使得绝缘材料填充第一隔离沟槽t1和第二隔离沟槽t2，形成第二牺牲材料156。在沉积绝缘材料之后，可以
平坦化第一牺牲材料154和第二牺牲材料156。第一牺牲材料154和第二牺牲材料156的上表面可以与第一上绝缘层140的上表面共面。在一个示例实施例中，第一牺牲材料154可以包括氮化硅，并且第二牺牲材料156可以包括多晶硅。在一个示例实施例中，第一牺牲材料154可以被省略，并且第二牺牲材料156可以填充第一隔离沟槽t1和第二隔离沟槽t2。
86.参照图19a和图19b，可以在图18a和图18b的结构上形成绝缘层158。绝缘层158可以包括暴露第一牺牲材料154和第二牺牲材料156的开口op，其对应于第一隔离沟槽t1。在一个示例实施例中，绝缘层158可以包括氧化硅。
87.参照图20，可以通过蚀刻工艺去除第一牺牲材料154和第二牺牲材料156。可以通过蚀刻工艺暴露模制堆叠110的绝缘层112和模制层114。可以通过各向同性蚀刻工艺在水平方向上蚀刻模制层114的已暴露的部分，并且可以形成凹陷r。在一个示例实施例中，凹陷r的水平宽度可以是0至100nm。
88.参照图21a和图21b，可以在图20的结构上沉积挡板绝缘材料160a。沉积挡板绝缘材料160a可以包括原子层沉积(ald)工艺。挡板绝缘材料160a可以填充凹陷r，并且可以沿层间绝缘层116、第二下氧化物层152、第一上绝缘层140和绝缘层158的表面形成。
89.参照图22a和图22b，可以蚀刻挡板绝缘材料160a和绝缘层158的与第二隔离沟槽t2相对应的部分。蚀刻工艺可以包括：在图21a和图21b的所得到的结构上形成硬掩模，并且然后通过图案化工艺蚀刻硬掩模的与第二隔离沟槽t2相对应的部分。通过蚀刻工艺，填充第二隔离沟槽t2的第一牺牲材料154和第二牺牲材料156可以被暴露，并且然后可以被去除，以暴露模制堆叠110的绝缘层112和模制层114。
90.参照图23a和图23b，通过第二隔离沟槽t2暴露的模制层114可以被去除。在扩展区域ea中，可以通过各向同性蚀刻工艺去除模制层114。蚀刻工艺的副产物可能被排放到第二隔离沟槽t2中，并且可以暴露与图6的相应第二突出部166相对应的挡板绝缘材料160a的填充相应凹陷r的部分。
91.栅电极ge可以通过沉积工艺形成，并且可以形成在去除了模制层114的空间中。栅电极ge可以接触设置在绝缘层112之间的挡板绝缘材料160a。在形成栅电极ge之后，还可以沿第二隔离沟槽t2执行各向同性蚀刻工艺。栅电极ge可以与绝缘层112交替地设置，并且栅电极ge和绝缘层112可以构成存储器堆叠111。在贯通电极区域ta中，可以不去除模制层114。在一个示例实施例中，栅电极ge可以包括钨。
92.如图20和图21b所示，挡板绝缘材料160a填充凹陷r，并且可以减小要被填充的栅电极ge的长度。因此，可以简化用于形成栅电极ge的工艺，并且可以减少其缺陷。因此，可以实现所得到的器件的可靠性的增加。
93.参照图24a和图24b，可以执行用于在第一隔离沟槽t1和第二隔离沟槽t2中沉积绝缘材料的工艺和平坦化工艺。可以通过在第一隔离沟槽t1中沉积绝缘材料，形成挡板结构ds。挡板结构ds可以包括：挡板绝缘层160，竖直地延伸穿过存储器堆叠111和层间绝缘层116，同时围绕贯通电极区域ta；挡板绝缘层160内部的内部绝缘层161；以及挡板绝缘层160外部的外部绝缘层164。在一个示例实施例中，挡板绝缘层160可以包括氧化硅。
94.内部绝缘层161可以包括第一侧绝缘层162和第一突出部163。第一侧绝缘层162可以接触挡板绝缘层160的内表面，同时在竖直方向上延伸。每个第一突出部163可以在水平方向上从第一侧绝缘层162突出，并且可以接触对应的模制层114。
95.外部绝缘层164可以包括第二侧绝缘层165和第二突出部166。第二侧绝缘层165可以接触挡板绝缘层160的外表面，同时在竖直方向上延伸。每个第二突出部166可以在水平方向上从第二侧绝缘层165突出，并且可以接触对应的栅电极ge。
96.因为绝缘材料被沉积在第二隔离沟槽t2中，所以可以形成隔离绝缘层wlc。挡板结构ds的上表面可以设置在与隔离绝缘层wlc的上表面相同的水平高度处。例如，挡板结构ds和隔离绝缘层wlc的上表面可以与第一上绝缘层140的上表面共面。隔离绝缘层wlc可以包括与挡板绝缘层160相同的材料，并且可以包括例如氧化硅。
97.返回参考图5和图6，可以形成第二上绝缘层170、位线插塞172、位线174、贯通电极180和连接布线182。
98.第二上绝缘层170可以形成在第一上绝缘层140上。可以通过各向异性地蚀刻第一上绝缘层140和第二上绝缘层170从而形成接触孔并且在接触孔中沉积导电材料，形成位线插塞172。位线174可以形成在第二上绝缘层170上，并且可以连接到位线插塞172。
99.贯通电极180可以形成在贯通电极区域ta中。可以通过形成竖直地延伸穿过掩埋绝缘层48、存储器堆叠111、层间绝缘层116、第一上绝缘层140和第二上绝缘层170的接触孔，并且在接触孔中沉积导电材料，制作贯通电极180。连接布线182可以形成在第二上绝缘层170上。连接布线182可以通过贯通电极180电连接到外围电路布线32。
100.第二上绝缘层170可以包括氧化硅、氮化硅、氮氧化硅或其组合。位线插塞172、位线174、贯通电极180和连接布线182可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。
101.图25是沿根据本发明构思的示例实施例的半导体器件的线i-i’截取的竖直截面图。图26是沿根据本发明构思的示例实施例的半导体器件的线ii-ii’截取的竖直截面图。
102.参照图25和图26，半导体器件500可以具有多堆叠结构。可以省略关于与图5和图6的半导体器件100的组件相同或类似的组件的细节。在一个示例实施例中，半导体器件500可以包括下堆叠511a、以及下堆叠511a上的上堆叠511b。
103.下堆叠511a可以包括下绝缘层512a、下模制层514a和下栅电极gea。下栅电极gea可以与下绝缘层512a交替地堆叠。下模制层514a可以设置在贯通电极区域ta中，并且可以与下绝缘层512a交替地堆叠。
104.上堆叠511b可以包括上绝缘层512b、上模制层514b和上栅电极geb。上栅电极geb可以与上绝缘层512b交替地堆叠。上模制层514b可以设置在贯通电极区域ta中，并且可以与上绝缘层512b交替地堆叠。
105.在一个示例实施例中，挡板结构ds、隔离绝缘层wlc和沟道结构cs均可以具有锥形结构，使得随着该结构向下延伸，该结构的水平宽度逐渐减小，并且可以在下堆叠511a和上堆叠511b之间具有阶梯。
106.挡板结构ds可以包括挡板绝缘层560、内部绝缘层561和外部绝缘层564。挡板绝缘层560可以具有挡板形状，并且可以延伸穿过下堆叠511a、上堆叠511b、层间绝缘层116和上绝缘层140。
107.内部绝缘层561可以包括第一侧绝缘层562和第一突出部563。每个第一突出部563可以接触贯通电极区域ta中的对应的下模制层514a或上模制层514b。外部绝缘层564可以包括第二侧绝缘层565和第二突出部566。每个第二突出部566可以接触对应的下栅电极gea
或上栅电极geb。
108.根据本公开的示例实施例，可以实现器件的可靠性的增加。
109.虽然已经参照附图描述了本公开的实施例，但是本领域技术人员应该理解，在不脱离本公开的范围且不改变其基本特征的情况下，可以进行各种修改。因此，上述实施例应该视为是描述性的而不是为了限制的目的。