三维存储器及其制备方法与流程

1.本技术涉及半导体技术领域，更具体地，涉及三维储存器及其制备方法。


背景技术：

2.三维存储器(3d nand)可以通过增加垂直堆叠层数或者沟道结构的单位存储密度来提高其存储容量。具体地，可以通过优化沟道结构的布置形式来增加三维存储器的单位存储密度。
3.在一些沟道结构的布置形式中，沟道结构以相互交错的布置形式在存储块内划分为九行，顶部选择栅切口(tsg)位于沟道结构行之间，以将存储块中的沟道结构行分割为若干部分，从而便于控制分割后的存储块进行编程、擦除等操作。为避免顶部选择栅切口(tsg)与沟道结构行之间存在重叠区(overlap)，可以通过增加沟道结构行之间的距离的方法来实现。另一种选择，可使顶部选择栅切口贯穿处于中间位置的沟道结构行，并将处于中间位置的沟道结构行作为虚拟沟道结构行，从而使得处于中间位置的沟道结构行中的沟道结构不具有存储功能。然而，这些布置形式均会限制单位存储密度的提升。
4.因而，如何提高三维存储单元的单位存储密度是本领致力于研究的课题之一。


技术实现要素：

5.本技术提供了一种三维存储器的制备方法。该制备方法包括：在衬底上形成存储叠层结构以及形成贯穿存储叠层结构的存储沟道结构；形成层叠在存储叠层结构上的选择叠层结构以及形成贯穿选择叠层结构并与存储沟道结构连接的选择沟道结构，其中，在平行于衬底的平面上，选择沟道结构的尺寸小于存储沟道结构的尺寸；以及形成贯穿选择叠层结构的顶部选择栅切口结构。
6.在一些实施方式中，形成层叠在存储叠层结构上的选择叠层结构以及形成贯穿选择叠层结构并与存储沟道结构连接的选择沟道结构的步骤可包括：形成贯穿选择叠层结构并暴露存储沟道结构的选择沟道孔；在选择沟道孔的内壁上形成绝缘层；去除绝缘层的位于选择沟道孔的底部的部分，以暴露存储沟道结构；以及在绝缘层的表面和选择沟道孔的底部形成导电层。
7.在一些实施方式中，形成层叠在存储叠层结构上的选择叠层结构以及形成贯穿选择叠层结构并与存储沟道结构连接的选择沟道结构的步骤还可包括：在形成有绝缘层和导电层的选择沟道孔内填充电介质材料。
8.在一些实施方式中，在形成有绝缘层和导电层的选择沟道孔内填充电介质材料的步骤之后，该方法还可包括：在电介质材料的远离衬底的端部形成停止层。
9.在一些实施方式中，在电介质材料的远离衬底的端部形成停止层的步骤可包括：去除电介质材料的远离衬底的一部分，以形成暴露导电层的第一凹孔；以及在第一凹孔内形成停止层。
10.在一些实施方式中，停止层的材料可包括氮化硅。
11.在一些实施方式中，形成贯穿选择叠层结构的顶部选择栅切口结构的步骤之前，该方法还可包括：形成盖帽层，以覆盖选择沟道结构和选择叠层结构的远离衬底的表面。
12.在一些实施方式中，存储叠层结构和选择叠层结构均包括交替叠置的电介质层和牺牲层，其中，该方法还可包括：去除存储叠层结构和选择叠层结构中的牺牲层，以形成牺牲间隙；以及在牺牲间隙内填充导电材料，以形成栅极层。
13.在一些实施方式中，形成贯穿选择叠层结构的顶部选择栅切口结构的步骤可包括：形成贯穿选择叠层结构的顶部选择栅切口；以及在顶部选择栅切口内填充电介质材料，以形成顶部选择栅切口结构。
14.在一些实施方式中，多个选择沟道结构在平行于衬底的第一方向上成行布置，顶部选择栅切口结构可在相邻的选择沟道结构行之间延伸。
15.在一些实施方式中，顶部选择栅切口结构在平行于衬底的平面上的形状可包括波浪形。
16.在一些实施方式中，在垂直于衬底的方向上，位于顶部选择栅切口结构两侧的、至少一个选择沟道结构行中的选择沟道结构的轴线与顶部选择栅切口结构的距离大于连接于选择沟道结构的存储沟道结构与顶部选择栅切口结构的距离，其中，至少一个选择沟道结构行的数量小于或者等于相邻的顶部选择栅切口结构之间的选择沟道结构行的数量的一半。
17.在一些实施方式中，该方法还可包括：在选择沟道结构的远离衬底的端部形成与导电层相接触的选择沟道插塞。
18.在一些实施方式中，在选择沟道结构的远离衬底的端部形成与导电层相接触的选择沟道插塞的步骤可包括：去除停止层以及导电层和绝缘层的与停止层对应的部分，以形成暴露导电层的第二凹孔；对第二凹孔扩孔；以及在第二凹孔内填充导电材料，以形成选择沟道插塞。
19.在一些实施方式中，存储叠层结构可包括多个子存储叠层结构，并且存储沟道结构可包括多个子存储沟道结构。
20.本技术还提供了一种三维存储器。该三维存储器包括：存储叠层结构；存储沟道结构，贯穿存储叠层结构；选择叠层结构，位于存储叠层结构上；选择沟道结构，贯穿选择叠层结构并与存储沟道结构相连接，其中，在平行于衬底的平面上，选择沟道结构的尺寸小于存储沟道结构的尺寸；以及顶部选择栅切口结构，贯穿选择叠层结构。
21.在一些实施方式中，选择沟道结构可包括：电介质芯部以及依次至少部分围绕电介质芯部的导电层和绝缘层，其中，导电层与存储沟道结构相接触。
22.在一些实施方式中，该三维存储器还可包括：选择沟道插塞，位于选择沟道结构的远离衬底的端部，并与导电层相接触。
23.在一些实施方式中，在平行于衬底的平面上，选择沟道插塞的尺寸可大于选择沟道结构的尺寸。
24.在一些实施方式中，顶部选择栅切口结构的材料可包括电介质材料。
25.在一些实施方式中，多个选择沟道结构在平行于衬底的第一方向上成行布置，顶部选择栅切口结构可在相邻的选择沟道结构行之间延伸。
26.在一些实施方式中，顶部选择栅切口结构在平行于衬底的平面上的形状可包括波
浪形。
27.在一些实施方式中，在垂直于衬底的方向上，位于顶部选择栅切口结构两侧的、至少一个选择沟道结构行中的选择沟道结构的轴线与顶部选择栅切口结构的距离大于连接于选择沟道结构的存储沟道结构与顶部选择栅切口结构的距离，其中，至少一个选择沟道结构行的数量小于或者等于相邻的顶部选择栅切口结构之间的选择沟道结构行的数量的一半。
28.在一些实施方式中，存储叠层结构可包括多个子存储叠层结构，并且存储沟道结构可包括多个子存储沟道结构。
29.本技术实施方式提供的三维存储器及其制备方法通过将选择沟道结构和存储沟道结构分开制备，并使得选择沟道结构的关键尺寸小于存储沟道结构的关键尺寸，可增加形成于选择沟道结构之间的顶部选择栅切口结构的工艺窗口。此外，该制备方法能够避免增加存储沟道结构行之间的距离或者增设虚拟存储沟道结构行，从而提高单位存储密度。
附图说明
30.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
31.图1是根据本技术实施方式的三维存储器的制备方法流程图；
32.图2a至图2g是根据本技术实施方式的三维存储器的制备方法的工艺剖面示意图；
33.图3是图2f的三维存储器的俯视结构示意图。
34.图4是根据本技术另一实施方式的三维存储器的结构示意图；以及
35.图5是图4的三维存储器的俯视结构示意图。
具体实施方式
36.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。
37.本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
38.本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
39.除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
40.本技术提供了一种三维存储器的制备方法1000。图1是根据本技术实施方式的三
维存储器的制备方法1000的流程图。如图1所示，三维存储器的制备方法1000包括如下步骤。
41.s110，在衬底上形成存储叠层结构以及形成贯穿存储叠层结构的存储沟道结构。
42.s120，形成层叠在存储叠层结构上的选择叠层结构以及形成贯穿选择叠层结构并与存储沟道结构连接的选择沟道结构，其中，在平行于衬底的平面上，选择沟道结构的尺寸小于存储沟道结构的尺寸。
43.s130，形成贯穿选择叠层结构的顶部选择栅切口结构。
44.图2a至图2g是根据本技术实施方式的三维存储器的制备方法1000的工艺剖面示意图。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。下面结合图2a至图2g进一步描述上述的步骤s110至步骤s130。
45.s110，在衬底上形成存储叠层结构以及形成贯穿存储叠层结构的存储沟道结构。
46.在步骤s110中，如图2a所示，衬底110可用于支撑其上的器件结构。衬底110可为单晶硅(si)衬底、单晶锗(ge)衬底、绝缘体上硅(soi)衬底或者绝缘体上锗(goi)衬底等。衬底110的材料还可为化合物半导体。举例而言，衬底110可为砷化镓(gaas)衬底、磷化铟(inp)衬底或碳化硅(sic)衬底等。值得注意的是，本技术所述的衬底110还可采用本领域中已知的其它半导体材料中的至少一种制备。
47.存储叠层结构120可形成于衬底110的第一侧上，并且可包括在垂直于衬底110方向上交叠叠置的多个电介质层121和多个牺牲层122。存储叠层结构120的形成方法可包括诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺。在存储叠层结构120中，多个电介质层121以及多个牺牲层122的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，在存储叠层结构120的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，存储叠层结构120堆叠的层数可为8层、32层、64层、128层等，存储叠层结构120的层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计存储叠层结构120的堆叠层数及堆叠高度，本技术对此不做具体限制。
48.在该步骤中，可采用例如干法或者湿法刻蚀工艺在存储叠层结构120中形成存储沟道孔。该存储沟道孔可垂直地向衬底110的方向延伸，从而暴露衬底110。进一步地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在存储沟道孔的侧壁上依次形成功能层131和沟道层132。进一步地，可采用薄膜沉积工艺在形成有功能层131和沟道层132的存储沟道孔内填充电介质材料，从而形成存储沟道结构130。功能层131可包括沿着存储沟道孔的内壁上依次形成的阻挡层、电荷捕获层以及隧穿层。换言之，可在存储沟道孔的内壁上依次形成阻挡层、电荷捕获层、隧穿层以及沟道层。示例性地，阻挡层、电荷捕获层、隧穿层以及沟道层的材料可依次包括氧化硅、氮化硅、氧化硅以及多晶硅。值得注意的是，可采用相同的工艺方法在存储叠层结构120中形成多个存储沟道结构130，存储沟道结构130的数量和排布方式本技术在此不做具体地限定。
49.在一些实施方式中，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在形成有功能层131和沟道层132的存储沟道孔内填充电介质材料，例如氧化硅。可选地，可采用例
如干法或者湿法刻蚀工艺对填充的电介质材料的远离衬底110的一部分回刻，以暴沟道层132，并填充导电材料，从而形成与沟道层132相接触的存储沟道插塞133。存储沟道插塞133可选用与沟道层132相同的材料例如多晶硅制备。存储沟道插塞133可与后续工艺过程中形成的对应的选择沟道结构形成电耦合区域。
50.上文中对包括一个子存储叠层结构和一个子存储沟道结构的制备方法进行了说明。在一些实施方式中，存储叠层结构120可包括多个子存储叠层结构，存储沟道结构130可包括多个子存储沟道结构。相应地，在形成多个子存储沟道结构的工艺过程中，存储沟道孔可包括多个子存储沟道孔，并且多个子存储叠层结构可与多个子存储沟道孔一一对应。具体地，可在衬底110的第一侧形成第一子存储叠层结构并形成贯穿第一子存储叠层结构并延伸至衬底110中的第一子存储沟道孔。进一步地，继续在第一侧形成后续子存储叠层结构和子存储沟道孔，直到形成预定数量的子存储叠层结构和子存储沟道孔。其中，除最后一个形成的子存储沟道孔之外的其余子存储沟道孔中相应地填充有填孔牺牲层。进一步地，基于最后一个形成的子存储沟道孔去除全部的填孔牺牲层，使得预定数量的子存储沟道孔中上下相邻的子存储沟道孔彼此至少部分对准，从而获得存储沟道孔。进一步地，可按照上文中相同的工艺方法形成多个子存储沟道结构。
51.s120，形成层叠在存储叠层结构上的选择叠层结构以及形成贯穿选择叠层结构并与存储沟道结构连接的选择沟道结构，其中，在平行于衬底的平面上，选择沟道结构的尺寸小于存储沟道结构的尺寸。
52.在步骤s120中，如图2b所示，选择叠层结构140可采用与步骤s110相同的工艺方法形成于衬底110的第一侧，例如存储叠层结构120的远离衬底110的表面，以覆盖存储沟道结构130。选择叠层结构140可包括交替叠置的多个电介质层141和多个牺牲层142。多个电介质层141以及多个牺牲层142的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。同样地，在选择叠层结构140的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，选择叠层结构140中的牺牲层141的数量可与顶部选择晶体管的数量相对应。
53.在一些实施方式中，存储叠层结构120中的电介质层121和牺牲层122以及选择叠层结构140中的电介质层141和牺牲层142可具有不同的刻蚀选择比，牺牲层122、142可在后续的工艺过程中被去除并被导电材料代替，从而形成栅极层即字线。可选地，电介质层121、141的材料可包括氧化硅，牺牲层122、142的材料可包括氮化硅。
54.应理解的是，虽然本技术采用牺牲层122、142随后被填充导电材料代替以形成栅极层的实现方式，但本技术中形成栅极层的实现方式不限于此，还可采用例如直接交替叠置电介质层和由导电材料制备的栅极层的方式来实现。
55.在该步骤中，选择沟道结构150可例如采用下文中所描述的具体的工艺方法形成。首先，可采用例如干法或者湿法刻蚀工艺在选择叠层结构140中形成选择沟道孔。该选择沟道孔可垂直地贯穿至存储沟道结构130，以暴露存储沟道结构130。具体地，该选择沟道孔可暴露存储沟道插塞133。
56.进一步地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在选择沟道孔的内壁上形成绝缘层151。可选地，在制备绝缘层151的工艺过程中，绝缘层151可形成于选择叠层结构140的远离衬底110的表面。经过上述工艺处理后，绝缘层151的位于选择沟道孔的底部的部分可覆盖暴露的存储沟道插塞133。可选地，绝缘层151的材料可包括氧化硅。
57.进一步地，可采用例如干法或者湿法刻蚀工艺去除绝缘层151的位于选择沟道孔的底部的部分，以再次暴露存储沟道插塞133，从而使绝缘层151仅覆盖于选择沟道孔的侧壁上。
58.进一步地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在形成有绝缘层151的表面和选择沟道孔的底部的表面形成导电层152。可选地，在制备导电层152的工艺过程中，导电层152可形成于选择叠层结构140的远离衬底110的一侧的绝缘层151的表面。经过上述工艺处理后，导电层152可覆盖于选择沟道孔的内壁，并与存储沟道插塞133相接触，从而可形成与存储沟道插塞133的电耦合区域。可选地，导电层152的材料可包括掺杂的多晶硅。
59.在一些实施方式中，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在形成有绝缘层151和导电层152的选择沟道孔内填充电介质材料，以形成绝缘填充层153。可选地，在制备绝缘填充层153的工艺过程中，绝缘填充层153可形成于选择叠层结构140的远离衬底110的一侧的导电层152的表面。可选地，绝缘填充层153可选用氧化硅制备。
60.经上述工艺处理后，选择沟道结构150中与牺牲层142对应的绝缘层151和导电层152可形成顶部选择晶体管。顶部选择晶体管采用mos晶体管的结构能够提高顶部选择晶体管的阈值电压的稳定性，并提高顶部选择晶体管的可靠性。
61.在该步骤中，可采用相同的工艺方法在选择叠层结构140中形成多个选择沟道结构150，并且选择沟道结构150的位置与存储沟道结构130的位置一一对应。换言之，选择沟道结构150与对应的存储沟道结构130相连接。此外，在平行于衬底110的平面上，选择沟道结构150的尺寸小于对应的存储沟道结构130的尺寸。
62.应理解的是，选择沟道结构150和存储沟道结构130外廓形状可包括圆柱、棱柱或者圆台等，本技术在此不做具体地限定。在一些试试方式中，选择沟道结构150和子存储沟道结构可为圆台结构。选择沟道结构150和子存储沟道结构的关键尺寸(cd)沿着朝向衬底的方向逐渐减小，并且选择沟道结构150的最大关键尺寸可小于子存储沟道结构的最大关键尺寸。示例性地，选择沟道结构150的最大直径可小于子存储沟道结构的最大直径。经上述工艺处理后，能够使选择沟道结构150在选择叠层结构140中占用的空间减小，从而有利于为在选择叠层结构中形成的例如顶部选择栅切口结构提供较大的工艺窗口。
63.在一些实施方式中，如图2c所示，制备方法1000可包括在选择沟道结构150的远离衬底110的端部形成停止层143的步骤。具体地，可采用例如干法或者湿法刻蚀工艺去除选择沟道结构150中电介质填充层153的远离衬底110的一部分以及位于选择叠层结构140的远离衬底110的一部分，以形成暴露导电层152的第一凹孔。第一凹孔还可用于在后续工艺过程中形成选择沟道插塞，因而第一凹孔可在选择叠层结构140中的电介质层141中延伸，而不延伸至牺牲层142中。进一步地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在第一凹孔内形成停止层143。在形成停止层143的工艺过程中，停止层143可形成于选择叠层结构140的远离衬底110的一侧的导电层152的表面。停止层143可选用例如氮化硅制备。
64.在一些实施方式中，如图2d所示，可采用例如刻蚀工艺或者机械化学抛光(cmp)工艺依次去除停止层143、导电层152以及绝缘层151的位于选择叠层结构140的远离衬底110的表面的部分，以暴露选择叠层结构140。进一步地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在选择叠层结构140的远离衬底110的一侧形成盖帽层144，以覆盖位于选择
沟道结构150中的停止层143以及选择叠层结构140的远离衬底110的表面。可选地，盖帽层144可选用例如氧化硅制备。
65.在一些实施方式中，本技术实施方式提供的三维存储器的制备方法1000还可包括执行“栅极代替”操作的步骤。
66.在该步骤中，如图2e所示，可采用例如干法或者湿法刻蚀工艺形成垂直地贯穿选择叠层结构140和存储叠层结构120并延伸至衬底110栅极缝隙(未示出)。进一步地，可利用上述工艺处理后形成的栅极缝隙作为刻蚀剂的通道，采用例如湿法刻蚀工艺去除选择叠层结构140中的牺牲层142以及存储叠层结构120中的牺牲层122，以形成多个牺牲间隙。进一步地，可采用诸如cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙内填充导电材料而形成栅极层123、145。栅极层123、145可选用诸如钨、钴、铜、铝或者掺杂的晶体硅等制备。
67.s130，形成贯穿选择叠层结构的顶部选择栅切口结构。
68.在步骤s130中，如图2f所示，可采用例如干法或者湿法刻蚀工艺在相邻的沟道结构140之间形成贯穿选择叠层结构140的顶部选择栅切口。可选地，可形成贯穿盖帽层144至电介质层141的顶部选择栅切口。进一步地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺在该顶部选择栅切口内沉积例如氧化硅或者氮化硅等电介质材料，从而形成顶部选择栅切口结构160。顶部选择栅切口结构160能够将由选择沟道结构150和对应的存储沟道结构130阵列而形成的存储块划分为多个子存储块，并且可使位于选择叠层结构140中的栅极层145独立地控制相应的顶部选择晶体管，从而使制备完成后的三维存储器能够精确地控制期望的子存储块，从而有有效地减少编程、读取和擦除时间以及数据传输时间，并提高数据存储效率。
69.图3是图2f的三维存储器的俯视结构示意图。在一些实施方式中，如图3所示，多个选择沟道结构150和对应的存储沟道结构130在平行于衬底110的y轴方向上交错成行布置。顶部选择栅切口结构160可在相邻的选择沟道结构行之间延伸。换言之，顶部选择栅切口结构160可在y轴方向上延伸。可选地，顶部选择栅切口结构160在平行于衬底110的平面即xy平面上的形状可为波浪形。将顶部选择栅切口结构160在平成于衬底110的平面上的形状设置为波浪形，能够避免选择沟道结构130和顶部选择栅切口结构160之间存在重叠区，从而增加存储密度。
70.应理解的是，顶部选择栅切口结构160在平行于衬底110的平面即xy平面上的形状还可为其它形状，本技术在此做具体地限定。
71.图4是根据本技术另一实施方式的三维存储器的结构示意图。图5是图4的三维存储器的俯视结构示意图。如图4和图5所示，在形成选择沟道结构150的工艺过程中，可将位于顶部选择栅切口结构160两侧的、至少一个选择沟道结构行中的选择沟道结构150相对于对应的存储沟道结构130在垂直于衬底的z轴方向上偏轴设置，使得至少一个选择沟道结构行中的选择沟道结构150的轴线与顶部选择栅切口结构160的距离大于连接于选择沟道结构150的存储沟道结构130与顶部选择栅切口结构160的距离。示例性地，在相邻的顶部选择栅切口结构160之间的选择沟道结构行的数量为4的情况下，位于顶部选择栅切口结构160两侧的两个选择沟道结构行中的选择沟道结构160的轴线相对于存储沟道结构130的轴线偏轴设置。这样可以在不减小选择沟道结构150和顶部选择栅切口结构160的尺寸的情况下，增加顶部选择栅切口结构160的工艺窗口。应理解的是，本技术对相邻的顶部选择栅切
口结构之间的选择沟道结构行的数量不做具体地限定，因而进行偏轴设置的选择沟道结构行的数量不限于2，在选择沟道结构行的数量小于或者等于相邻的顶部选择栅切口结构之间的选择沟道结构行的数量的一半的情况下，即可增加顶部选择栅切口结构的工艺窗口。
72.在一些实施方式中，如图2f所示，还可采用例如cmp工艺去除位于选择叠层结构140的远离衬底110一侧的盖帽层144，并且位于选择沟道结构150的远离衬底110的端部的停止层143可使去除工艺停止于此处，从而避免在去除盖帽层144的工艺过程中破坏选择沟道结构150，进而影响制备完成后的三维存储器的电气性能。
73.在一些实施方式中，三维存储器的制备方法1000还可包括形成选择沟道插塞的步骤。在该步骤中，选择沟道插塞可形成于选择沟道结构150的远离衬底的端部，并与导电层152相接触。
74.具体地，如图2g所示，在该步骤中，可采用例如干法或者湿法刻蚀工艺去除停止层143以及导电层152和绝缘层151与停止层143对应的部分，以形成暴露导电层152的端面的第二凹孔。进一步地，可再次采用例如干法或者湿法刻蚀工艺对第二凹孔扩孔，使得第二凹孔在平行于衬底110的平面上的尺寸大于选择沟道结构150在平行于衬底110的平面上的尺寸。进一步地，在第二凹孔内填充导电材料，以形成选择沟道插塞154。选择沟道插塞154的材料可选用于导电层152相同的材料制备。通过对第二凹孔扩孔可增加位于第二凹孔内的选择沟道插塞的着陆区(landing)。
75.本技术实施方式提供的三维存储器的制备方法通过将选择沟道结构和存储沟道结构分开制备，并使得选择沟道结构的关键尺寸小于存储沟道结构的关键尺寸，可增加形成于选择沟道结构之间的顶部选择栅切口结构的工艺窗口。此外，该制备方法能够避免增加存储沟道结构行之间的距离或者增设虚拟存储沟道结构行，从而提高单位存储密度。
76.在一些实施方式中，可将经过上述工艺处理后形成的三维存储器翻转，以执行去除衬底110的步骤。在该步骤中，可采用例如干法或者湿法刻蚀工艺以及cmp工艺去除衬底110，以从衬底110的背侧形成与沟道层132相接触的电耦合区域。可选地，可在去除衬底110后，进一步地去除存储沟道结构130中功能层131延伸至衬底110的部分，以暴露沟道层132。进一步地，在存储叠层结构120的远离选择叠层结构140的一侧，形成包围沟道层132从存储叠层结构120延伸出的部分的半导体层，该半导体层可与沟道层132形成电耦合区域。
77.本技术还提供了一种三维存储器。该三维存储器可采用上述实施方式中任一制备方法获得。该三维存储器可包括：存储叠层结构、存储沟道结构、选择叠层结构、选择沟道结构以及顶部选择栅切口结构。
78.存储沟道结构可贯穿于存储叠层结构。选择叠层结构可位于存储叠层结构上，选择沟道结构可贯穿于选择叠层结构并与存储沟道结构相连接。在平行于衬底的平面上，选择沟道结构的尺寸小于存储沟道结构的尺寸。顶部选择栅切口结构贯穿于选择叠层结构。
79.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
80.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似
功能的技术特征进行互相替换而形成的技术方案。