一种高密度屏蔽栅沟槽型场效应管器件的制造方法与流程

本发明属于功率半导体器件领域，具体涉及一种高密度屏蔽栅沟槽型场效应管器件的制造方法。

背景技术：

以下将对现有的屏蔽栅沟槽型场效应管的相关技术背景进行说明。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画。附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。

屏蔽栅沟槽型场效应管，作为一种新型的功率器件，具有导通电阻低，开关速度快的特点。一种传统的屏蔽栅沟槽型场效应管结构如cn107104149b的横截面结构如图1所示。

其中，该器件内有一系列周期性排布的沟槽（102）。在有源区沟槽内填充有上下两个电极，包括上方的栅电极（106），及下方的屏蔽栅电极（104）。所述栅电极（106）和屏蔽栅电极（104）通过隔离介质层（107）隔离。所述栅电极（106）与对应的沟槽侧壁之间通过栅氧化层（103）隔离。所述屏蔽栅电极（104）与对应的沟槽侧壁之间通过沟槽绝缘层（115）隔离。

此外，器件结构还包括位于底部的下表面金属（112），位于下表面金属（112）之上的n⁺型衬底层（100），位于n⁺型衬底层（100）之上的n型外延层（101），以及位于半导体上表面的p体掺杂区（108），n⁺源掺杂区（109），和p+接触掺杂区（110）。

为了进一步降低屏蔽栅沟槽型场效应管的导通电阻，有需要减少器件的元胞尺寸，提高器件的元胞密度。然而，在传统的屏蔽栅沟槽型场效应管的制造工艺中，元胞尺寸的减少受到光刻工艺的限制。

如图1所示的传统的屏蔽栅沟槽型场效应管中，其中的沟槽（102）和源极接触孔（120）分别通过前后两次光刻形成。然而，受限于光刻工艺的精度限制，两次光刻之间存在对准偏差。该偏差有可能使沟槽（102）和源极接触孔（120）的距离过于接近。当沟槽（102）和源极接触孔（120）的距离过近，位于源极接触孔下方形成的p+接触掺杂区（110）会影响相应沟槽附近的沟道区域的浓度，进而影响器件的导通电阻和开关阈值。因此，在传统结构中，考虑到光刻对准偏差，沟槽（102）和源极接触孔（120）之间通常需要留有适当的安全距离。该安全距离限制了元胞尺寸的进一步缩小。

技术实现要素：

针对上文中所提到的现有屏蔽栅沟槽型场效应管器件的问题，有需要提出一种高密度屏蔽栅沟槽型场效应管器件的制造方法。

本发明采用如下技术方案：

一种高密度屏蔽栅沟槽型场效应管器件的制造方法，所述方法包括如下步骤：

第一步，提供第一重掺杂导电型衬底，并在其上形成第一导电型外延层；

第二步，在第一导电型外延层上形成沟槽；

第三步，在沟槽内形成沟槽绝缘层，再在沟槽内形成屏蔽栅电极；

第四步，去除沟槽侧壁上部分沟槽绝缘层并在屏蔽栅电极上表面形成极间隔离层；

第五步，在沟槽侧壁上形成栅氧化层；

第六步，填充栅电极材料并回刻，形成栅电极；

第七步，进行热氧化，在栅电极上方形成热氧化层；

第八步，刻蚀半导体表面的热氧化层，并在半导体表面形成第一介质层；

第九步，进行第二导电型和第一重掺杂导电型离子注入形成第二导电型掺杂区域和第一重掺杂导电型掺杂源区；

第十步，在第一介质层上形成第二介质层，回刻第二介质层和第一介质层到半导体上表面并暴露半导体，回刻后的第二介质层和第一介质层形成硬掩模；

第十一步，利用硬掩模刻蚀半导体，形成接触孔；

第十二步，在第二导电型掺杂体区中进行第二重掺杂导电型离子注入，形成第二重掺杂导电型掺杂接触区；

第十三步，形成上表面金属，形成器件。

可选地，所述第四步中，极间隔离层的形成方法包括有以下步骤：首先，用湿法刻蚀去除沟槽侧壁上半部分沟槽绝缘层，在沟槽中淀积氧化物，然后进行化学机械平坦化工艺把氧化物研磨到沟槽上表面，最后对氧化物进行湿法刻蚀，形成极间隔离层。

可选地，沟槽绝缘层为氮化物层和氧化物层的组合层，第四步中，极间隔离层的形成方法包括有以下步骤：首先，用湿法刻蚀去除沟槽侧壁上半部分沟槽绝缘层中的氧化层，并留下氮化物层作为热氧化保护层，再对屏蔽栅电极进行热氧化，形成极间隔离层，最后去除沟槽侧壁上的热氧化保护层。

可选地，所述第八步中，第一介质层由氧化物组成，且形成方法为：首先使用湿法刻蚀完全除去半导体上表面的热氧化层，然后使用热氧化，在半导体表面形成第一介质层。

可选地，所述第八步中，第一介质层由氧化物组成，且形成方法为：使用湿法刻蚀除去半导体上表面的部分热氧化层，刻蚀后剩下的氧化物作为第一介质层。

可选地：所述第十步中，第一介质层包括氧化物，所述第二介质层包括：氧化物、氮化物、有机聚合物、硼磷硅玻璃、旋塗式玻璃、苯并环丁烯中的一种或多种组成的组合层。

可选地：第二介质层包含一层氮化物层，所述第十步中，第二介质层形成后，进行化学机械平坦化工艺研磨并停留在第二介质层中的氮化物层上，然后分别刻蚀暴露的氮化物层以及其下方的第一介质层至暴露半导体材料。

可选地，所述第十二步中，进行第二重掺杂导电型离子注入前预先在接触孔侧壁上形成注入保护层。

可选地，所述第十二步中，离子注入前，进行一步垂直方向对半导体的干法刻蚀，使接触孔的深度进一步增加。

可选地，所述第十二步中，注入保护层在第二重掺杂导电型离子注入后将被部分或者完全去除。

本发明的有益效果在于，本发明公开的高密度屏蔽栅沟槽型场效应管器件的制造工艺流程，避免了传统器件工艺流程中沟槽102和源极接触孔120之间距离受到光刻限制，减少p+接触区对沟道的影响，有利于进一步减少器件的元胞尺寸，降低器件导通电阻的效果。

附图说明

图1为一个现有的屏蔽栅沟槽型场效应管器件的剖面示意图；

图2为本发明的屏蔽栅沟槽型场效应管的制造工艺第三步的剖面示意图；

图3为本发明的屏蔽栅沟槽型场效应管的制造工艺第四步的剖面示意图；

图4为本发明的屏蔽栅沟槽型场效应管的制造工艺第五步的剖面示意图；

图5为本发明的屏蔽栅沟槽型场效应管的制造工艺第六步的剖面示意图；

图6为本发明的屏蔽栅沟槽型场效应管的制造工艺第七步的剖面示意图；

图7为本发明的屏蔽栅沟槽型场效应管的制造工艺第八步的剖面示意图；

图8为本发明的屏蔽栅沟槽型场效应管的制造工艺第九步的剖面示意图；

图9为本发明的屏蔽栅沟槽型场效应管的制造工艺第十步的剖面示意图；

图10为本发明的屏蔽栅沟槽型场效应管的制造工艺第十一步的剖面示意图；

图11a为本发明的屏蔽栅沟槽型场效应管的一个实施例中，第十二步的剖面示意图；

图11b,11c为本发明的屏蔽栅沟槽型场效应管的一个实施例中，第十二步的一种实现方法的剖面示意图；

图12为本发明的屏蔽栅沟槽型场效应管的剖面示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图和实施例，对本发明进行详细说明。需要指出的是，在以下对本发明的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅（si）材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓（gan），碳化硅（sic）等。在以下说明中，半导体区的导电类型被分为第二导电型（p形）与第一导电型（n型）,一个第二导电型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（b）、铝（al）、镓（ga）等。一个第一导电型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（p）、砷（as）、碲（sb）、硒（se）、质子（h+）等。在以下说明中，第二重掺杂导电型导电的半导体区被标记为p+区，第一重掺杂导电型导电的半导体区被标记为n+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×10¹⁹cm^-3至1×10²¹cm^-3。本技术领域人员应该知道，本发明所述的第二导电型（p型）与第一导电型（n型）可以互换，第二重掺杂导电型（p⁺型）与第一重掺杂导电型（n⁺型）可以互换。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

一种高密度屏蔽栅沟槽型场效应管器件的制造方法，所述方法包括如下步骤：

第一步，提供第一重掺杂导电型衬底200，并在其上形成第一导电型外延层201。其中，第一重掺杂导电型衬底可能为红磷或者砷掺杂；第一导电型外延层可能为磷掺杂，其厚度为0.5~10μm。第一导电型外延层201的掺杂浓度可能固定不变，也可能随着深度的不同具有不同的掺杂浓度。在一个具体实施例中，第一导电型外延层201为磷掺杂，掺杂浓度为5e17cm^-3~1e16cm^-3，厚度为1~10μm。在另外一个具体实施例中，掺杂浓度在第一导电型外延层201内随深度变深而变大，其中掺杂浓度最淡处为5e17cm^-3~1e16cm^-3，最浓处为5e17cm^-3~1e18cm^-3。

第二步，在第一导电型外延层201上形成沟槽250。在沟槽的形成前，可能需要预先在外延层的上表面通过光刻，形成硬掩模。硬掩模可能包括：半导体氧化物或者氮化物，或者两者的组合层。在一个实施例中，硬掩模为绝缘物组合，由下到上分别是：氧化硅（100~1000a），氮化硅（1000~3000a）,氧化硅（2000~3000a）。在另一个实施例中，硬掩模为氧化硅（1500~4000a），该硬掩模可能在沟槽刻蚀后被去除，也可能在沟槽刻蚀后部分或者完全保留在外延层的上表面。沟槽的形成方法可能包括但不限于干法刻蚀。在一个实施例中，沟槽可能由热离子刻蚀形成。刻蚀后的沟槽可能呈上大下小的形状。在一个具体的实施例中，沟槽上表面的宽度为0.2~0.5um，深度为1.2~3μm。在另一个具体的实施例中，沟槽上表面的宽度为0.5~1.5um，深度为3~6μm。

第三步，在沟槽内形成沟槽绝缘层202，再在沟槽内形成屏蔽栅电极203，如图2所示。

沟槽绝缘层202可能为氧化物层，也可能包括：氧化物层和氮化物层的组合层。在一个具体的实施例中，沟槽绝缘层202为氧化物层，其形成方法为热氧化或者淀积；在另一个具体的实施例中，沟槽绝缘层202为氮化物层和氧化物层的组合，其中氮化物层的和氧化物层分别通过淀积先后形成。

屏蔽栅电极203通常为多晶硅构成，也可能由金属、金属-半导体化合物（例如al,ti,w等），以及它们的组合构成。

第四步，去除沟槽侧壁上部分沟槽绝缘层202并在屏蔽栅电极203上表面形成极间隔离层204，如图3所示。

其中，极间隔离层204通常为氧化物。

极间隔离层204的形成方法可能包括：氧化物淀积后再回刻。其中，回刻的方法包括：湿法或者干法刻蚀，又或者化学机械平坦化。

在一个实施例中，极间隔离层204的形成方法包括有以下步骤：首先用湿法刻蚀去除沟槽侧壁上半部分沟槽绝缘层202，在沟槽中淀积氧化物，然后进行化学机械平坦化工艺把氧化物研磨到沟槽上表面，最后对氧化物进行湿法刻蚀，形成极间隔离层204。

此外，极间隔离层204的形成方法也可能为热氧化。

在一个实施例中，极间隔离层204的形成方法包括有以下步骤：首先用湿法刻蚀去除沟槽侧壁上半部分沟槽绝缘层202，再进行热氧化，同时形成极间隔离层204和栅氧化层210。

在另一个实施例中，沟槽绝缘层202为氮化物层和氧化物层的组合层。其工艺包括以下步骤：首先，用湿法刻蚀去除沟槽侧壁上半部分沟槽绝缘层202中的氧化层，并留下氮化物层作为热氧化保护层。再对屏蔽栅电极203进行热氧化，形成极间隔离层204，最后去除沟槽侧壁上的热氧化保护层。

第五步，在沟槽侧壁上形成栅氧化层210，如图4所示。

栅氧化层210厚度为200~1000a。形成栅氧化层210的方法可能包括：热氧化或者是淀积，又或者是两者的组合。

此外，极间隔离层204和栅氧化层210也可能通过热氧化的方法同时形成。在一个具体的实施例中，形成栅氧化层210的方法为湿热氧化，温度为900~1300度。

第六步，填充栅电极材料并回刻，形成栅电极205，如图5所示。其中，栅电极材料通常为多晶硅。栅电极材料回刻的方法可能包括化学机械平坦化和/或干法刻蚀。回刻后的栅电极205的上表面到半导体上表面的距离为0.3~1μm。

第七步，进行热氧化，在栅电极205上方形成热氧化层206，如图6所示。其中，热氧化层206的厚度为500~5000a。在一个实施例中，通过湿热氧化形成热氧化层，热氧化的温度为1000~1200度，时间为30~200分钟。

第八步，刻蚀半导体表面的热氧化层206，并在半导体表面形成第一介质层301，如图7所示。

刻蚀热氧化层206的方法可能包括：湿法或者干法刻蚀。第一介质层301可能包括：氧化物或者氮化物，也可能由氧化物层和氮化物层组合而成。形成第一介质层301的方法可能包括：热氧化或者是淀积，又或者是两者的组合。

在一个实施例中，第一介质层301由氧化物组成。首先使用湿法刻蚀完全除去半导体上表面的热氧化层206，然后使用热氧化，在半导体表面形成第一介质层301。

在另一个实施例中，第一介质层301由氧化物组成。使用湿法刻蚀除去半导体上表面的部分热氧化层206，刻蚀后剩下的50~800a的氧化物作为第一介质层301。

第九步，进行第二导电型和第一重掺杂导电型离子注入形成第二导电型掺杂区域216和第一重掺杂导电型掺杂源区215，如图8所示。

其中，第二导电型掺杂区域216和第一重掺杂导电型掺杂源区215可能由多次的第二导电型和第一重掺杂导电型离子注入形成。其中，每次第二导电型离子注入能量为10kev~200kev，掺杂物质可能包含硼、鎵、銦等，剂量为1e12~5e14cm^-3。在第二导电型离子注入后，可能会再进行一步热扩散工艺。在一个实施例中，该热扩散温度为900~1150c，时间为10~300分钟。每次第一重掺杂导电型离子注入能量为5kev~200kev，掺杂物质可能包含砷、銻、磷等，剂量为1e13~5e16cm^-3。

第十步，在第一介质层301介质层上形成第二介质层302，回刻第二介质层302和第一介质层301到半导体上表面并暴露半导体，回刻后的第二介质层302和第一介质层301形成硬掩模，如图9所示。

其中，第二介质层302可能为氧化物、氮化物、有机聚合物、硼磷硅玻璃（bpsg）、旋塗式玻璃(sog)、苯并环丁烯(bcb)等绝缘物质中的一种或多种组成的组合层。

回刻第二介质层302和第一介质层301的方法可能包括：湿法或者干法刻蚀，又或者化学机械平坦化。

在一个实施例中：第一介质层301和第二介质层302均为氧化物。首先，通过积淀形成第二介质层302。然后进行化学机械平坦化工艺或/和湿法刻蚀，直到暴露半导体上表面，形成硬掩模。

在另一个实施例中：第二介质层302包含一层氮化物层，氮化物层的厚度可以为50-1000a，该氧化物层通过积淀形成。第二介质层302形成后，进行化学机械平坦化工艺研磨并停留在第二介质层302中的氮化物层上。然后分别刻蚀暴露的氮化物层以及其下方的第一介质层301至暴露半导体材料。

第十一步，利用硬掩模刻蚀半导体，形成接触孔207，如图10所示。

接触孔207可能呈宽度上大下小的形状。其中最窄处宽度为0.05~0.5μm。接触孔207深度为0.2~1um，并与第二导电型掺杂区域216和第一重掺杂导电型掺杂源区215接触。

由于接触孔207的形成不需要经过光刻步骤，接触孔207到沟槽之间的间距不会受到光刻精度的限制，所以，上述接触孔207的形成方法有利于减少元胞尺寸。

第十二步，在第二导电型掺杂体区216中形成第二重掺杂导电型掺杂接触区217，如图11a所示。

其中，第二重掺杂导电型掺杂接触区217可能由一次或者多次的第二重掺杂导电型离子注入形成。其中，每次第二重掺杂导电型离子注入能量为10kev~150kev，掺杂物质可能包含硼、鎵、銦等，剂量为1e13~5e16cm^-3。

进行第二重掺杂导电型离子注入前，也可以先在接触孔207侧壁上形成注入保护层303，以减少侧壁处水平方向的离子注入剂量。步骤如下：

首先，在器件上表面形成第三介质层304，如图11b所示。第三介质层304可能由氮化物、氧化物，或者其他能够阻挡第二重掺杂导电型离子注入的材料组成，其厚度为200a~1000a。在一个实施例中，第三介质层304为氮化物，通过淀积形成，厚度为200a~600a。

然后，垂直方向刻蚀第三介质层304，暴露出接触孔207底部半导体，同时在接触孔207侧壁形成注入保护层303，如图11c所示。

上述注入保护层303能够降低第二重掺杂导电型离子注入时水平方向上的注入剂量，减少第二重掺杂导电型离子杂质在水平方向的扩散，使第二重掺杂导电型掺杂接触区远离沟槽侧壁，从而避免对沟道的影响。此方法有利于缩小沟槽到接触孔的距离，进一步减少器件的元胞尺寸。

此外，在注入保护层303形成后，离子注入前，也有可能再进行一步垂直方向对半导体的干法刻蚀，使接触孔207的深度进一步增加。

上述注入保护层303在第二重掺杂导电型离子注入后将被部分或者完全去除。

第十三步，形成上表面金属209，形成器件，如图12所示。

半导体上表面金属209通常为al或al化合物，例如，al/cu,al/si/cu等，厚度为3~5μm。

上表面金属209形成前，有可能首先在接触孔207中填充扩散阻隔金属。其中，扩散阻隔金属的组成材料可能包括：ti，w等金属，或者其金属化合物例如tisi,tin等。

本发明阐述的屏蔽栅沟槽型场效应管的制造工艺流程，避免了传统器件工艺流程中沟槽和源极接触孔之间的距离受到光刻精度的限制，减少p+接触区对沟道的影响，有利于进一步减少器件的元胞尺寸，降低器件导通电阻的效果。需要指出，上述实施例中相关工艺步骤，均可以适当增减达到同样的效果，相关技术领域人员应该认识到，上述所描述的本发明的实施例非限定性而是实例性的，本发明可以实现在比上述实施例更宽的范围内。