半导体存储器装置的制作方法

半导体存储器装置
1.于2020年8月7日在韩国知识产权局提交的且题为“半导体存储器装置”的第10-2020-0099300号韩国专利申请通过引用全部包含于此。
技术领域
2.本公开涉及一种半导体存储器装置。


背景技术：

3.为了满足消费者对优异性能和低廉价格的需求，期望增加半导体装置的集成密度。在半导体装置中，由于半导体装置的集成密度是决定产品的价格的重要因素，所以特别需要增加集成密度。在二维或平面半导体装置的情况下，由于半导体装置的集成密度主要由单位存储器单元所占据的面积决定，所以半导体装置的集成密度受到精细图案形成技术的水平的极大影响。
4.然而，由于图案的小型化需要极高价格的设备，所以二维半导体装置的集成密度已经增加，但仍然受到限制。因此，已经提出了具有三维布置的存储器单元的三维半导体存储器装置。


技术实现要素：

5.根据本公开的示例性实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：下堆叠结构，在基底上沿第一方向延伸并且包括沿竖直方向堆叠的多条下金属线；上堆叠结构，设置在下堆叠结构上并且包括至少一条上金属线；垂直结构，在竖直方向上穿透上堆叠结构和下堆叠结构并且包括沟道层；第一切割线，被构造为切割上堆叠结构和下堆叠结构；上支撑件，设置在形成在第一切割线上的凹进内部；第二切割线，被构造为切割上堆叠结构和下堆叠结构并且在第一方向上与第一切割线间隔开；子切割线，被构造为切割上堆叠结构，同时在竖直方向上与垂直结构至少部分地叠置，并且设置在第一切割线与第二切割线之间；以及第一层间绝缘层，围绕上支撑件的侧壁和子切割线的侧壁中的每个，其中，上支撑件的顶表面与子切割线的顶表面形成在同一平面上。
6.根据本公开的示例性实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：下堆叠结构，在基底上沿第一方向延伸并且包括沿竖直方向堆叠的下金属线；上堆叠结构，设置在下堆叠结构上并且包括至少一条上金属线；垂直结构，在竖直方向上穿透上堆叠结构和下堆叠结构并且包括沟道层；第一切割线，被构造为切割上堆叠结构和下堆叠结构；第一上支撑件，设置在第一切割线上；第二上支撑件，设置在第一切割线上并且在不同于第一方向的第二方向上与第一上支撑件间隔开；以及子切割线，被构造为切割上堆叠结构，同时在竖直方向上与垂直结构至少部分地叠置，并且在第一方向上与第一切割线间隔开，其中，第一上支撑件的顶表面与子切割线的顶表面形成在同一平面上。
7.根据本公开的示例性实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；水平导电基底，设置在基底上；下堆叠结构，在水平导电基底上沿第一方向
延伸并且包括沿竖直方向堆叠的多条下金属线；上堆叠结构，设置在下堆叠结构上并且包括至少一条上金属线；垂直结构，在竖直方向上穿透上堆叠结构和下堆叠结构，包括沟道层，并且电连接到水平导电基底；第一切割线，被构造为切割上堆叠结构和下堆叠结构，并且在第一方向上具有第一宽度；第一上支撑件，设置在第一切割线上并且在第一方向上具有比第一宽度大的第二宽度；第二上支撑件，设置在第一切割线上，在第一方向上具有所述第二宽度，并且在不同于第一方向的第二方向上与第一上支撑件间隔开；第二切割线，被构造为切割上堆叠结构和下堆叠结构，并且在第一方向上与第一切割线间隔开；子切割线，被构造为切割上堆叠结构，同时在竖直方向上与垂直结构至少部分地叠置，并且设置在第一切割线与第二切割线之间；第一层间绝缘层，设置在垂直结构上并且围绕第一切割线的侧壁、第二切割线的侧壁和子切割线的侧壁中的每个；第二层间绝缘层，设置在第一层间绝缘层上并且围绕第一上支撑件的侧壁和子切割线的侧壁中的每个；以及位线，在第二层间绝缘层上沿第一方向延伸，其中，第一上支撑件的顶表面与子切割线的顶表面形成在同一平面上，并且其中，第一上支撑件的底表面的至少一部分与第一层间绝缘层的顶表面接触。
附图说明
8.通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：
9.图1是根据一些实施例的半导体存储器装置的示例性电路图；
10.图2是根据本公开的一些实施例的半导体存储器装置的布局图；
11.图3是沿着图2的线a-a'截取的剖视图；
12.图4是图3的区域c的放大图；
13.图5和图6是图3的区域d的放大图；
14.图7是沿着图2的线b-b'截取的剖视图；
15.图8是根据本公开的一些其它实施例的半导体存储器装置的布局图；
16.图9是根据本公开的一些其它实施例的半导体存储器装置的布局图；
17.图10是根据本公开的一些其它实施例的半导体存储器装置的布局图；
18.图11是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置的剖视图；
19.图12是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置的剖视图；
20.图13是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置的剖视图；
21.图14是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置的剖视图；
22.图15是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置的剖视图；
23.图16是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置的剖视图；
24.图17是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置
的剖视图；
25.图18是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置的剖视图；
26.图19是根据本公开的又一其它实施例的沿着图10的线a-a'的半导体存储器装置的剖视图；以及
27.图20至图29是根据本公开的一些实施例的制造半导体存储器装置的方法中的阶段的图。
具体实施方式
28.图1是根据一些实施例的半导体存储器装置的示例性电路图。
29.参照图1，根据一些实施例的半导体存储器装置的存储器单元阵列可以包括共源极线csl、多条位线bl0至bl2以及设置在共源极线csl与位线bl0至bl2之间的多个单元串cstr。
30.多个单元串cstr可以并联连接到位线bl0至bl2中的每条。多个单元串cstr可以共同连接到共源极线csl。也就是说，多个单元串cstr可以设置在多条位线bl0至bl2与一条共源极线csl之间。多条共源极线csl可以二维地布置。这里，可以将相同的电压电施加到共源极线csl，或者可以电控制每条共源极线csl。
31.例如，每个单元串cstr可以包括擦除控制晶体管et、串选择晶体管sst、串联连接的存储器单元mct和地选择晶体管gst。此外，每个存储器单元mct包括数据存储元件。
32.在一个示例中，每个单元串cstr可以包括串联连接的擦除控制晶体管et和串选择晶体管sst。擦除控制晶体管et可以连接到位线bl0至bl2。地选择晶体管gst可以连接到共源极线csl。存储器单元mct可以串联连接在串选择晶体管sst与地选择晶体管gst之间。
33.此外，每个单元串cstr还可以包括连接在串选择晶体管sst与存储器单元mct之间的虚设单元dmct。尽管在附图中未示出，但是虚设单元dmct也可以连接在地选择晶体管gst与存储器单元mct之间。在另一示例中，在每个单元串cstr中，地选择晶体管gst可以包括串联连接的多个mos晶体管。在另一示例中，每个单元串cstr可以包括串联连接的多个串选择晶体管。
34.根据一些实施例，擦除控制晶体管et可以由擦除控制线el控制，并且串选择晶体管sst可以由串选择线ssl控制。存储器单元mct可以由多条字线wl0至wln控制，并且虚设单元dmct可以由虚设字线dwl控制。此外，地选择晶体管gst可以由地选择线gsl控制。共源极线csl可以共同连接到地选择晶体管gst的源极。
35.一个单元串cstr可以包括距共源极线csl具有不同距离的多个存储器单元mct。此外，多条字线wl0至wln和虚设字线dwl可以布置在共源极线csl与位线bl0至bl2之间。
36.定位在距共源极线csl基本相同的距离处的存储器单元mct的栅电极可以共同地连接到字线wl0至wln和虚设字线dwl中的一条，并且处于等电位状态。另一方面，即使存储器单元mct的栅电极定位在距共源极线csl基本相同的水平处，也可以独立地控制定位在不同行或不同列中的栅电极。
37.例如，地选择线gsl0至gsl2和串选择线ssl可以沿与字线wl0至wln和虚设字线dwl的延伸方向相同的方向延伸。定位在距共源极线csl基本相同的水平处的地选择线gsl0至
gsl2和串选择线ssl可以彼此电分离。
38.此外，定位在距共源极线csl基本相同的水平处的擦除控制线el可以彼此电分离。另一方面，尽管在附图中未示出，但是不同单元串ctsr的擦除控制晶体管et可以由共同的擦除控制线el控制。擦除控制晶体管et在存储器单元阵列的擦除操作期间产生栅极诱导漏极泄漏(gidl)。换言之，擦除控制晶体管et可以是gidl晶体管。
39.在下文中，将参照图2至图7描述根据本公开的一些实施例的半导体存储器装置。
40.图2是根据本公开的一些实施例的半导体存储器装置的布局图。图3是沿着图2的线a-a'截取的剖视图。图4是图3的区域c的放大图。图5和图6是图3的区域d的放大图。图7是沿着图2的线b-b'截取的剖视图。
41.参照图2至图7，根据本公开的一些实施例的半导体存储器装置可以包括基底100、水平导电基底150、垂直结构支撑层110、下堆叠结构bst、结构间绝缘层126、上堆叠结构ust、第一层间绝缘层至第四层间绝缘层141、142、143和144、第一切割线wlc1、第二切割线wlc2、第一子切割线slc1、第二子切割线slc2、垂直结构vs、第一上支撑件至第六上支撑件ts1、ts2、ts3、ts4、ts5和ts6、位线插塞blpg以及位线bl。
42.例如，基底100可以包括硅基底、硅锗基底、锗基底、绝缘体上硅锗(sgoi)基底、绝缘体上硅(soi)基底和绝缘体上锗(goi)基底中的至少一种。在另一示例中，基底100可以包括半导体材料，例如，锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但不限于此。
43.水平导电基底150可以设置在基底100上。水平导电基底150可以是共源极板。也就是说，水平导电基底150可以用作图1中的共源极线csl。
44.水平导电基底150可以包括导电半导体层、金属硅化物层和金属层中的至少一种。当水平导电基底150包括导电半导体层时，水平导电基底150可以包括例如硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)和其组合中的至少一种。水平导电基底150可以具有包括例如单晶结构、非晶结构和多晶结构中的至少一种的晶体结构。水平导电基底150可以包括包含在半导体层中的例如p型杂质、n型杂质和碳中的至少一种。
45.下堆叠结构bst可以在基底100上沿第一方向dr1延伸。下堆叠结构bst可以设置在水平导电基底150上。下堆叠结构bst可以包括沿竖直方向(或称为“第三方向”)dr3堆叠的多条下金属线gsl、wl0至wln和dwl以及多个第一电极间绝缘层120和第二电极间绝缘层125。第一电极间绝缘层120和第二电极间绝缘层125可以例如交替地设置在在竖直方向dr3上彼此间隔开的下金属线gsl、wl0至wln和dwl之间。
46.多条下金属线gsl、wl0至wln和dwl可以包括地选择线gsl、多条字线wl0至wln和虚设字线dwl。地选择线gsl、多条字线wl0至wln和虚设字线dwl可以顺序堆叠在基底100上。
47.尽管在图3中示出了仅六条字线wl0至wln堆叠在地选择线gsl上，但这仅是为了简化描述，并且本公开不限于此。此外，尽管示出了设置在下堆叠结构bst的最上面的部分处的下金属线是虚设字线dwl，但是本公开不限于此。设置在下堆叠结构bst的最上面的部分处的下金属线可以是字线wln。
48.下堆叠结构bst可以包括第一子下堆叠结构bst_1和设置在第一子下堆叠结构bst_1上的第二子下堆叠结构bst_2。第一子下堆叠结构bst_1可以包括地选择线gsl和字线wl0至wlk的第一部分。第二子下堆叠结构bst_2可以包括第二部分，即，其它剩余的字线wl
k+1
至wln和虚设字线dwl。这里，n是大于k的自然数。
49.第二电极间绝缘层125可以设置在定位在第一子下堆叠结构bst_1的最上面的部分处的字线wlk与定位在第二子下堆叠结构bst_2的最下面的部分处的字线wl
k+1
之间。第二电极间绝缘层125可以具有比例如第一子下堆叠结构bst_1和第二子下堆叠结构bst_2中的第一电极间绝缘层120中的每个的厚度大的厚度。
50.上堆叠结构ust可以设置在下堆叠结构bst上，即，设置在第二子下堆叠结构bst_2上。上堆叠结构ust可以包括沿竖直方向dr3堆叠的第一上金属线ssl和第二上金属线el。第一上金属线ssl可以比第二上金属线el靠近基底100，例如，第一上金属线ssl可以位于基底100与第二上金属线el之间。上堆叠结构ust可以包括设置在第一上金属线ssl与第二上金属线el之间的第一电极间绝缘层120中的一个。
51.第一上金属线ssl可以包括第一子上金属线ssl1和设置在第一子上金属线ssl1上的第二子上金属线ssl2。第一电极间绝缘层120中的一个可以设置在第一子上金属线ssl1与第二子上金属线ssl2之间。
52.第二上金属线el可以包括第三子上金属线el1和设置在第三子上金属线el1上的第四子上金属线el2。第一电极间绝缘层120中的一个可以设置在第三子上金属线el1与第四子上金属线el2之间。
53.第一上金属线ssl可以用作图1的串选择线，第二上金属线el可以用作图1的擦除控制线。第一上金属线ssl可以被包括在图1的串选择晶体管中，第二上金属线el可以被包括在图1的擦除控制晶体管et中。
54.结构间绝缘层126可以设置在第一上金属线ssl的底表面与虚设字线dwl的顶表面之间。结构间绝缘层126可以具有比例如第一子下堆叠结构bst_1和第二子下堆叠结构bst_2中的第一电极间绝缘层120中的每个的厚度大的厚度。
55.下金属线gsl、wl0至wln和dwl、第一上金属线ssl以及第二上金属线el可以包含相同的材料。例如，下金属线gsl、wl0至wln和dwl、第一上金属线ssl以及第二上金属线el可以具有相同的导电层堆叠结构。
56.例如，下金属线gsl、wl0至wln和dwl、第一上金属线ssl以及第二上金属线el中的每条可以包括阻挡导电层和由阻挡导电层围绕的填充导电层。阻挡导电层可以包含金属、金属氮化物、金属碳氮化物和二维(2d)材料中的至少一种。例如，二维材料可以是金属材料和/或半导体材料。二维材料可以包括二维同素异形体或二维化合物。填充导电层可以包含诸如钨(w)、钴(co)、镍(ni)等的金属。然而，本公开不限于此。
57.第一电极间绝缘层120和第二电极间绝缘层125以及结构间绝缘层126可以包含例如氧化硅。然而，本公开不限于此。
58.第一切割线wlc1和第二切割线wlc2可以设置在上堆叠结构ust和下堆叠结构bst中，例如，第一切割线wlc1和第二切割线wlc2可以设置为穿过下堆叠结构bst和上堆叠结构ust两者的在第二方向dr2和第三方向dr3上的连续隔板(图2和图3)。第一切割线wlc1和第二切割线wlc2可以例如连续地穿透上堆叠结构ust和下堆叠结构bst。第一切割线wlc1和第二切割线wlc2可以沿与第一方向dr1不同的第二方向dr2延伸，以切割上堆叠结构ust和下堆叠结构bst。第二切割线wlc2可以在第一方向dr1上与第一切割线wlc1间隔开。第一切割线wlc1和第二切割线wlc2可以切割下金属线gsl、wl0至wln和dwl、第一上金属线ssl以及第
二上金属线el。
59.第一切割线wlc1和第二切割线wlc2中的每条可以包含绝缘材料。第一切割线wlc1和第二切割线wlc2中的每条可以包含例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。低介电常数材料可以包括例如氟化原硅酸四乙酯(fteos)、氢倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、原硅酸四甲酯(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、三甲基硅烷硼酸酯(tmsb)、二乙酰氧基二叔丁基硅氧烷(dadbs)、三甲基硅磷酸酯(tmsp)、聚四氟乙烯(ptfe)、tonen硅氮烷(tosz)、氟硅酸盐玻璃(fsg)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、碳掺杂的氧化硅(cdo)、有机硅酸盐玻璃(osg)、silk、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合，但是本公开不限于此。
60.垂直结构vs可以设置在第一切割线wlc1与第二切割线wlc2之间。垂直结构vs可以沿竖直方向dr3延伸。垂直结构vs可以例如连续地穿透上堆叠结构ust和下堆叠结构bst。垂直结构vs的至少一部分可以延伸到水平导电基底150中。
61.垂直结构vs可以包括设置在上堆叠结构ust和第二子下堆叠结构bst_2中的第一部分以及设置在第一子下堆叠结构bst_1中的第二部分。垂直结构vs的第一部分的底表面的在第一方向dr1上的宽度可以比垂直结构vs的第二部分的顶表面的在第一方向dr1上的宽度小。
62.垂直结构vs可以包括第一垂直结构vs1和第二垂直结构vs2。第一垂直结构vs1可以通过位线插塞blpg连接到位线bl。第二垂直结构vs2可以不连接到位线bl。换言之，第二垂直结构vs2可以是虚设垂直结构。第二垂直结构vs2可以在竖直方向dr3上与第一子切割线slc1和第二子切割线slc2中的一个叠置。
63.例如，如图2中所示，在第一方向dr1上彼此间隔开的七个垂直结构vs可以设置在第一切割线wlc1与第二切割线wlc2之间。例如，沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第一切割线wlc1与第一子切割线slc1之间，例如，如下面将详细讨论的，这两个第一垂直结构vs1中的每个可以连接到不同的位线bl(在图3中示出了位线bl中的仅一条位线bl)。可以设置在竖直方向dr3上与第一子切割线slc1叠置的一个第二垂直结构vs2。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第一子切割线slc1与第二子切割线slc2之间。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第二子切割线slc2与第二切割线wlc2之间。
64.如图3和图5中所示，垂直结构vs可以包括沿竖直方向dr3延伸的沟道层130、沟道绝缘层132和绝缘图案134。
65.沟道层130可以沿着垂直结构vs的侧壁和底表面设置。沟道层130可以电连接到用作共源极线的水平导电基底150。
66.例如，沟道层130可以包括半导体材料(诸如硅(si)、锗(ge)或其混合物)。在另一示例中，沟道层130可以包括半导体材料(诸如金属氧化物半导体材料、有机半导体材料和碳纳米结构)。在根据一些实施例的半导体存储器装置中，沟道层130可以包括多晶硅。
67.绝缘图案134可以设置在沟道层130上。绝缘图案134可以包括例如氧化硅、氮氧化硅和低介电常数材料中的至少一种，但是本公开不限于此。
68.沟道绝缘层132可以设置在沟道层130与上堆叠结构ust之间、沟道层130与下堆叠结构bst之间及沟道层130与水平导电基底150之间。沟道绝缘层132可以包括例如顺序地设
置在沟道层130上的隧道绝缘层132a、电荷存储层132b和阻挡绝缘层132c。隧道绝缘层132a、电荷存储层132b和阻挡绝缘层132c仅是示例，并且本公开不限于此。
69.隧道绝缘层132a可以包括例如氧化硅或高介电常数材料(例如，氧化铝(al2o3)和氧化铪(hfo2))。电荷存储层132b可以包括例如氮化硅。阻挡绝缘层132c可以包括例如氧化硅或高介电常数材料(例如，氧化铝(al2o3)和氧化铪(hfo2))。在一些其它实施例中，隧道绝缘层132a和阻挡绝缘层132c可以包括氧化硅。
70.隧道绝缘层132a、电荷存储层132b和阻挡绝缘层132c可以在沟道层130下方分离。分离的隧道绝缘层132a、电荷存储层132b和阻挡绝缘层132c可以暴露沟道层130的一部分。垂直结构支撑层110可以设置在分离的隧道绝缘层132a、电荷存储层132b和阻挡绝缘层132c之间。垂直结构支撑层110可以将水平导电基底150电连接到沟道层130。垂直结构支撑层110可以包括例如半导体材料(诸如硅(si)、锗(ge)或其混合物)。
71.在一些其它实施例中，如图6中所示，垂直结构支撑层110可以不设置在水平导电基底150与下堆叠结构bst之间。在这种情况下，沟道层130的侧壁部分可以不暴露，并且沟道层130的底部部分可以暴露。可以去除设置在沟道层130的底部部分与水平导电基底150之间的隧道绝缘层132a、电荷存储层132b和阻挡绝缘层132c。沟道层130可以通过沟道层130的底部部分电连接到水平导电基底150。
72.如图3中所示，位线垫bl_pad可以设置在垂直结构vs上。位线垫bl_pad可以与沟道层130、沟道绝缘层132和绝缘图案134中的每个接触。位线垫bl_pad可以包含导电材料。例如，位线垫bl_pad可以包含掺杂有n型杂质的半导体材料。
73.第一层间绝缘层至第四层间绝缘层141、142、143和144可以顺序地设置在上堆叠结构ust上。位线垫bl_pad可以设置在第一层间绝缘层141中。第一切割线wlc1和第二切割线wlc2可以穿透第一层间绝缘层141和第二层间绝缘层142。
74.第二层间绝缘层142可以围绕例如第一切割线wlc1的侧壁、第二切割线wlc2的侧壁、第一子切割线slc1的侧壁和第二子切割线slc2的侧壁的周边。第三层间绝缘层143可以围绕例如多个上支撑件ts1、ts2、ts3、ts4、ts5和ts6的侧壁、第一子切割线slc1的侧壁以及第二子切割线slc2的侧壁的周边。第四层间绝缘层144可以设置在多个上支撑件ts1、ts2、ts3、ts4、ts5和ts6中的每个与位线bl之间。
75.第一层间绝缘层至第四层间绝缘层141、142、143和144中的每个可以包含例如氧化硅、氮氧化硅和低介电常数材料中的至少一种。然而，本公开不限于此。
76.位线插塞blpg可以设置在第一垂直结构vs1上。位线插塞blpg不设置在第二垂直结构vs2上。位线插塞blpg可以穿透第二层间绝缘层至第四层间绝缘层142、143和144。
77.位线bl可以设置在上堆叠结构ust上。位线bl可以沿第一方向dr1伸长。位线bl可以电连接到沟道层130中的至少一个。位线bl可以设置在第四层间绝缘层144上。位线bl可以通过位线插塞blpg电连接到位线垫bl_pad。位线bl和位线插塞blpg中的每个可以包含导电材料。
78.参照图2，两条位线bl可以在第三方向dr3上与在第一方向dr1上彼此间隔开的多个垂直结构vs中的每个叠置。在这种情况下，设置在在第一方向dr1上彼此间隔开的多个垂直结构vs上的两条位线bl可以在第二方向dr2上彼此间隔开。例如，参照图2，多个垂直结构vs的沿第一方向dr1延伸的顶行可以与在第二方向dr2上彼此间隔开的两条位线bl(沿第一
方向dr1延伸的两条阴影线)叠置，例如，因此，与同一行的垂直结构vs叠置的两条相邻位线bl之间的在第二方向上的距离可以比与不同行的垂直结构vs叠置的两条相邻位线bl之间的在第二方向上的距离小。
79.设置成与同一行的垂直结构vs叠置的两条位线bl中的一条位线bl可以通过位线插塞blpg连接到多个第一垂直结构vs1中的第一部分(例如，连接到图3中所示的六个第一垂直结构vs1中的三个第一垂直结构vs1)。设置在在第一方向dr1上彼此间隔开的多个垂直结构vs上的两条位线bl中的另一条(即，与同一行的垂直结构vs叠置的两条位线bl中的另一条)可以通过位线插塞blpg连接到多个第一垂直结构vs1中的剩余部分(例如，连接到六个第一垂直结构vs1中的另外三个第一垂直结构vs1)。
80.多个上支撑件ts1、ts2、ts3、ts4、ts5和ts6可以设置在第一切割线wlc1和第二切割线wlc2上。多个上支撑件ts1、ts2、ts3、ts4、ts5和ts6可以设置在形成在第一切割线wlc1和第二切割线wlc2上的凹进r中。多个上支撑件ts1、ts2、ts3、ts4、ts5和ts6中的每个可以设置在第三层间绝缘层143中。换言之，凹进r可以形成在第三层间绝缘层143中。
81.例如，第一上支撑件至第三上支撑件ts1、ts2和ts3可以设置在第一切割线wlc1上。第一上支撑件至第三上支撑件ts1、ts2和ts3可以在第二方向dr2上彼此间隔开。尽管在图2中示出了第一上支撑件至第三上支撑件ts1、ts2和ts3中的每个在竖直方向dr3上与位线bl叠置，但是本公开不限于此。
82.第四上支撑件至第六上支撑件ts4、ts5和ts6可以设置在第二切割线wlc2上。第四上支撑件至第六上支撑件ts4、ts5和ts6可以在第二方向dr2上彼此间隔开。尽管在图2中示出了第四上支撑件至第六上支撑件ts4、ts5和ts6中的每个在竖直方向dr3上与位线bl叠置，但是本公开不限于此。
83.尽管在图2中示出了多个上支撑件ts1、ts2、ts3、ts4、ts5和ts6中的每个(例如，在俯视图中观看时)具有圆形平面形状，但是多个上支撑件ts1、ts2、ts3、ts4、ts5和ts6的形状不限于此。第一上支撑件至第六上支撑件ts1、ts2、ts3、ts4、ts5和ts6可以具有相同的结构，因此，在下文中将描述仅第一上支撑件ts1。
84.如图3和图4中所示，第一上支撑件ts1的顶表面tsa可以与第三层间绝缘层143的顶表面形成在同一平面上(例如，共面)，例如，第一上支撑件ts1的顶表面tsa可以与第三层间绝缘层143的顶表面齐平。第一切割线wlc1的顶表面wlc1a的在第一方向dr1上的第一宽度w1可以比第一上支撑件ts1的底表面tsb的在第一方向dr1上的第二宽度w2小。第一上支撑件ts1的底表面tsb的至少一部分可以与第二层间绝缘层142的顶表面142a接触，例如，第一上支撑件ts1的底表面tsb可以延伸超过第一切割线wlc1的顶表面wlc1a以悬于第一切割线wlc1之上。
85.第一上支撑件ts1可以包含绝缘材料。第一上支撑件ts1可以包含与第一切割线wlc1的材料相同的材料。然而，本公开不限于此。第一上支撑件ts1可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。
86.第一子切割线slc1和第二子切割线slc2可以设置在第一切割线wlc1与第二切割线wlc2之间，例如，第一子切割线slc1和第二子切割线slc2可以设置为上堆叠结构ust内的在第二方向dr2和第三方向dr3上的连续隔板。第一切割线wlc1、第一子切割线slc1、第二子切割线slc2和第二切割线wlc2可以在第一方向dr1上彼此顺序地间隔开。第一子切割线
slc1和第二子切割线slc2中的每条可以沿第二方向dr2延伸。
87.例如，如图2中所示，在第一方向dr1上彼此间隔开的两个第一垂直结构vs1可以设置在第一切割线wlc1与第一子切割线slc1之间、第一子切割线slc1与第二子切割线slc2之间以及第二子切割线slc2与第二切割线wlc2之间。然而，本公开不限于此。
88.第一子切割线slc1和第二子切割线slc2中的每条可以例如仅切割上堆叠结构ust以及第一层间绝缘层至第三层间绝缘层141、142和143。例如，如图3中所示，第一子切割线slc1和第二子切割线slc2可以在第三方向dr3上不延伸超过结构间绝缘层126，例如，因此第一子切割线slc1和第二子切割线slc2可以在第三方向dr3上具有比第一切割线wlc1和第二切割线wlc2的高度短的高度h。
89.第一子切割线slc1的至少一部分可以延伸到第二垂直结构vs2中。换言之，第一子切割线slc1的至少一部分可以在竖直方向dr3上与第二垂直结构vs2叠置。第二子切割线slc2的至少一部分可以延伸到第二垂直结构vs2中。换言之，第二子切割线slc2的至少一部分可以在竖直方向dr3上与第二垂直结构vs2叠置。在竖直方向dr3上与第一子切割线slc1叠置的第二垂直结构vs2不同于在竖直方向dr3上与第二子切割线slc2叠置的第二垂直结构vs2。
90.第一子切割线slc1的底表面可以形成在下堆叠结构bst与上堆叠结构ust之间。换言之，第一子切割线slc1的底表面可以形成在结构间绝缘层126中。然而，本公开不限于此。
91.第一子切割线slc1的顶表面可以与第一上支撑件ts1的顶表面tsa形成在同一平面上(例如，共面)。换言之，第一子切割线slc1的顶表面、第一上支撑件ts1的顶表面tsa和第三层间绝缘层143的顶表面可以形成在同一平面上(例如，彼此齐平)。
92.第一子切割线slc1的顶表面的在第一方向dr1上的第三宽度w31可以比第二垂直结构vs2的最上面的表面的在第一方向dr1上的第四宽度w4小。第一子切割线slc1可以与例如沟道层130间隔开。然而，本公开不限于此。
93.第一子切割线slc1的在竖直方向dr3上的高度h可以是例如5000埃至10000埃。第一子切割线slc1的在竖直方向dr3上的高度h可以允许上堆叠结构ust在竖直方向dr3上完全分离。
94.根据本公开的一些实施例的半导体存储器装置可以通过经由以下方式降低处理的难度的级别来降低制造成本：形成虚设垂直结构vs2和字线，然后仅形成子切割线slc1和slc2以在竖直方向dr3上与虚设垂直结构vs2叠置。在通过这些步骤制造半导体存储器装置的情况下，子切割线slc1和slc2的顶表面可以与形成在切割线wlc1上的上支撑件ts1的顶表面形成在同一平面上。
95.在下文中，将参照图8描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
96.图8是根据本公开的一些其它实施例的半导体存储器装置的布局图。
97.参照图8，在根据本公开的一些其它实施例的半导体存储器装置中，第一子切割线至第三子切割线slc1、slc2和slc3可以设置在彼此相邻的第一切割线wlc1与第二切割线wlc2之间。
98.第一切割线wlc1、第一子切割线slc1、第二子切割线slc2、第三子切割线slc3和第二切割线wlc2可以在第一方向dr1上彼此顺序地间隔开。第一子切割线至第三子切割线
slc1、slc2和slc3中的每条可以沿第二方向dr2延伸。
99.在第一方向dr1上彼此间隔开的十个垂直结构vs可以设置在第一切割线wlc1与第二切割线wlc2之间。例如，沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第一切割线wlc1与第一子切割线slc1之间。可以设置在竖直方向dr3上与第一子切割线slc1叠置的一个第二垂直结构vs2。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第一子切割线slc1与第二子切割线slc2之间。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第二子切割线slc2与第三子切割线slc3之间。可以设置在竖直方向dr3上与第三子切割线slc3叠置的一个第二垂直结构vs2。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第三子切割线slc3与第二切割线wlc2之间。
100.在下文中，将参照图9描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
101.图9是根据本公开的一些其它实施例的半导体存储器装置的布局图。
102.参照图9，在根据本公开的一些其它实施例的半导体存储器装置中，第一子切割线至第四子切割线slc1、slc2、slc3和slc4可以设置在彼此相邻的第一切割线wlc1与第二切割线wlc2之间。
103.第一切割线wlc1、第一子切割线slc1、第二子切割线slc2、第三子切割线slc3、第四子切割线slc4和第二切割线wlc2可以在第一方向dr1上彼此顺序地间隔开。第一子切割线至第四子切割线slc1、slc2、slc3和slc4中的每条可以沿第二方向dr2延伸。
104.在第一方向dr1上彼此间隔开的十二个垂直结构vs可以设置在第一切割线wlc1与第二切割线wlc2之间。例如，沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第一切割线wlc1与第一子切割线slc1之间。可以设置在竖直方向dr3上与第一子切割线slc1叠置的一个第二垂直结构vs2。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第一子切割线slc1与第二子切割线slc2之间。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第二子切割线slc2与第三子切割线slc3之间。可以设置在竖直方向dr3上与第三子切割线slc3叠置的一个第二垂直结构vs2。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第三子切割线slc3与第四子切割线slc4之间。沿第一方向dr1对齐的两个第一垂直结构vs1可以设置在第四子切割线slc4与第二切割线wlc2之间。
105.在下文中，将参照图10描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
106.图10是根据本公开的一些其它实施例的半导体存储器装置的布局图。
107.参照图10，在根据本公开的一些其它实施例的半导体存储器装置中，三条位线bl可以在第三方向dr3上与在第一方向dr1上彼此间隔开的多个垂直结构vs中的每个叠置。例如，三条位线bl可以与在第一方向dr1上彼此间隔开的多个垂直结构vs中的每行叠置。
108.设置在在第一方向dr1上彼此间隔开的多个垂直结构vs上的三条位线bl中的一条位线bl可以通过位线插塞blpg连接到多个第一垂直结构vs1中的一部分。设置在在第一方向dr1上彼此间隔开的多个垂直结构vs上的三条位线bl中的另一条位线bl可以通过位线插塞blpg连接到多个第一垂直结构vs1中的另一部分。设置在在第一方向dr1上彼此间隔开的多个垂直结构vs上的三条位线bl中的又一条位线bl可以通过位线插塞blpg连接到多个第一垂直结构vs1中的其余部分。
109.在下文中，将参照图11描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
110.图11是根据本公开的又一其它实施例的半导体存储器装置的剖视图。
111.参照图11，在根据本公开的一些其它实施例的半导体存储器装置中，子切割线slc21和slc22可以与第二垂直结构vs2不对齐。
112.例如，第一子切割线slc21的中心可以与第二垂直结构vs2的中心不重合。第一子切割线slc21可以在竖直方向dr3上与第二垂直结构vs2的沟道层130叠置。在第一方向dr1上与第二垂直结构vs2接触的第一子切割线slc21的底表面的至少一部分可以与结构间绝缘层126接触。然而，本公开不限于此。
113.在下文中，将参照图12描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
114.图12是示出根据本公开的又一其它实施例的半导体存储器装置的剖视图。
115.参照图12，在根据本公开的一些其它实施例的半导体存储器装置中，子切割线slc31和slc32可以与形成在第二垂直结构vs2的两个侧壁上的沟道层130接触。第一子切割线slc31可以在竖直方向dr3上与形成在第二垂直结构vs2的两个侧壁上的沟道层130叠置。
116.例如，第一子切割线slc31的顶表面的在第一方向dr1上的宽度可以与第二垂直结构vs2的最上面的表面的宽度w4(见图3)基本相同。然而，本公开不限于此。
117.在下文中，将参照图13描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
118.图13是示出根据本公开的又一其它实施例的半导体存储器装置的剖视图。
119.参照图13，在根据本公开的一些其它实施例的半导体存储器装置中，子切割线slc41和slc42的在第一方向dr1上的宽度可以比第二垂直结构vs2的宽度大。
120.例如，第一子切割线slc41的顶表面的在第一方向dr1上的宽度w32可以比第二垂直结构vs2的最上面的表面的宽度w4(见图3)大。第一子切割线slc41可以在竖直方向dr3上与形成在第二垂直结构vs2的两个侧壁上的沟道层130叠置。在第一方向dr1上与第二垂直结构vs2接触的第一子切割线slc41的底表面的至少一部分可以与结构间绝缘层126接触。
121.在下文中，将参照图14描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
122.图14是示出根据本公开的又一其它实施例的半导体存储器装置的剖视图。
123.参照图14，在根据本公开的一些其它实施例的半导体存储器装置中，第一切割线wlc71、第二切割线wlc72、上支撑件ts71和ts74中的每者可以由双层形成。
124.例如，第一切割线wlc71、第二切割线wlc72、第一上支撑件ts71和第四上支撑件ts74中的每者可以包括间隔件761和插塞图案762。插塞图案762可以在穿透上堆叠结构ust和下堆叠结构bst的同时连接到设置在基底700中的杂质区750。插塞图案762可以包括例如导电材料。杂质区750可以沿例如第二方向dr2延伸。
125.间隔件761可以沿着插塞图案762的侧壁延伸。间隔件761可以包括绝缘材料。因此，插塞图案762可以与下堆叠结构bst的下金属线gsl、wl0至wln和dwl以及上堆叠结构ust的第一上金属线ssl和第二上金属线el电绝缘。
126.例如，设置在第一切割线wlc71和第一上支撑件ts71处的间隔件761可以一体地形
成。此外，设置在第一切割线wlc71和第一上支撑件ts71处的插塞图案762可以一体地形成。
127.在下文中，将参照图15描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
128.图15是示出根据本公开的又一其它实施例的半导体存储器装置的剖视图。
129.参照图15，在根据本公开的一些其它实施例的半导体存储器装置中，上堆叠结构ust8可以包括一条第一上金属线ssl8和一条第二上金属线el8。
130.第一上金属线ssl8可以设置在结构间绝缘层126上。第二上金属线el8可以设置在第一上金属线ssl8上。第一电极间绝缘层120可以设置在第一上金属线ssl8与第二上金属线el8之间。
131.第一子切割线slc81和第二子切割线slc82中的每条可以切割上堆叠结构ust8。第一子切割线slc81的底表面和第二子切割线slc82的底表面可以形成在结构间绝缘层126中。
132.在下文中，将参照图16描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
133.图16是示出根据本公开的又一其它实施例的半导体存储器装置的剖视图。
134.参照图16，在根据本公开的一些其它实施例的半导体存储器装置中，上堆叠结构ust9可以包括一条第一上金属线ssl9。第一上金属线ssl9可以设置在结构间绝缘层126上。例如，第一上金属线ssl9的在竖直方向dr3上的第一厚度t1可以比下金属线的在竖直方向dr3上的第二厚度t2大。
135.第一子切割线slc91和第二子切割线slc92中的每条可以切割上堆叠结构ust9。第一子切割线slc91的底表面和第二子切割线slc92的底表面可以形成在结构间绝缘层126中。
136.在下文中，将参照图17描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
137.图17是示出根据本公开的又一其它实施例的半导体存储器装置的剖视图。
138.参照图17，在根据本公开的一些其它实施例的半导体存储器装置中，外围电路区域可以设置在基底100下方。具体地，根据本公开的一些其它实施例的半导体装置可以包括外围电路板1000、晶体管1001、多条布线1002和第五层间绝缘层1005。
139.外围电路板1000可以设置在基底100下面。晶体管1001可以设置在外围电路板1000上。第五层间绝缘层1005可以设置在外围电路板1000与基底100之间。多条布线1002可以设置在第五层间绝缘层1005中，并且可以电连接到晶体管1001。
140.在下文中，将参照图18描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
141.图18是示出根据本公开的又一其它实施例的半导体存储器装置的剖视图。
142.参照图18，在根据本公开的一些其它实施例的半导体存储器装置中，外围电路区域可以设置在位线bl上。图18中所示的外围电路区域可以具有其中图17中所示的外围电路区域被倒置的结构。
143.具体地，根据本公开的一些其它实施例的半导体装置可以包括外围电路板1100、晶体管1101、多条布线1102、第五层间绝缘层1105和连接线1180。外围电路板1100可以设置
在位线bl上方。晶体管1101可以设置在外围电路板1100上。第五层间绝缘层1105可以设置在外围电路板1100与位线bl之间。多条布线1102可以设置在第五层间绝缘层1105中，并且可以电连接到晶体管1101。
144.连接线1180可以设置在位线bl与第五层间绝缘层1105之间。连接线1180可以将位线bl和多条布线1102电连接。
145.在下文中，将参照图19描述根据本公开的又一其它实施例的半导体存储器装置。将主要描述与图2至图7中所示的半导体存储器装置的不同之处。
146.图19是示出根据本公开的又一其它实施例的半导体存储器装置的剖视图。
147.参照图19，在根据本公开的一些其它实施例的半导体存储器装置中，下堆叠结构bst12可以包括沿竖直方向dr3堆叠的多条下金属线gsl、wl0至wln和dwl以及多个第一电极间绝缘层120。第一电极间绝缘层120可以设置在在竖直方向dr3上彼此间隔开的下金属线gsl、wl0至wln和dwl之间。
148.例如，第一垂直结构vs1的侧壁可以具有恒定的倾斜轮廓。换言之，第一垂直结构vs1的在第一方向dr1上的宽度可以随着距位线垫bl_pad的距离增大而逐渐减小。第二垂直结构vs2的侧壁可以具有与第一垂直结构vs1的侧壁的结构类似的结构。
149.在下文中，将参照图3以及图20至图29描述根据本公开的一些实施例的制造半导体存储器装置的方法。
150.图20至图29是示出根据本公开的一些实施例的制造半导体存储器装置的方法中的阶段的图。图20、图23、图26和图28是平面图，并且图21、图22、图24、图25、图27和图29是沿着对应的平面图中的线a-a'的剖视图。
151.参照图20和图21，可以在基底100上顺序地形成水平导电基底150和替代绝缘层rp。
152.然后，可以在替代绝缘层rp上形成包括第一电极间绝缘层120、第二电极间绝缘层125和下牺牲层sc1的下模制膜ms_b的一部分。具体地，可以在替代绝缘层rp上交替地堆叠第一电极间绝缘层120和下牺牲层sc1。可以在下牺牲层sc1中的一个上形成第二电极间绝缘层125的一部分。
153.然后，可以形成沟道孔ch的在竖直方向dr3上穿透下模制膜ms_b的一部分的一部分。牺牲图案可以填充沟道孔ch的一部分。
154.然后，可以在下模制膜ms_b的一部分上形成第二电极间绝缘层125的另一部分。可以在第二电极间绝缘层125上形成下模制膜ms_b的另一部分。下模制膜ms_b的另一部分可以包括交替地堆叠的下牺牲层sc1和第一电极间绝缘层120。
155.然后，可以在下模制膜ms_b上顺序地形成结构间绝缘层126、上模制膜ms_u和第一层间绝缘层141。上模制膜ms_u可以包括交替地堆叠的上牺牲层sc2和第一电极间绝缘层120。
156.然后，可以形成沟道孔ch的在竖直方向dr3上穿透第一层间绝缘层141、上模制膜ms_u、结构间绝缘层126和下模制膜ms_b的另一部分的另一部分。沟道孔ch的另一部分可以在竖直方向dr3上与沟道孔ch的形成在下模制膜ms_b中的一部分叠置。然后，可以去除形成在沟道孔ch的一部分中的牺牲图案以形成沟道孔ch。
157.参照图22，可以在沟道孔ch中形成第一垂直结构vs1、第二垂直结构vs2和位线垫
bl_pad。具体地，可以在沟道孔ch中形成沟道绝缘层132(见图5)、沟道层130和绝缘图案134。然后，在沟道孔ch内部，可以在沟道绝缘层132(见图5)、沟道层130和绝缘图案134上形成位线垫bl_pad。
158.参照图23和图24，可以在第一层间绝缘层141上形成第二层间绝缘层142。然后，可以例如经由蚀刻形成第一切割线沟槽wlc_h1和第二切割线沟槽wlc_h2。第二切割线沟槽wlc_h2可以在第一方向dr1上与第一切割线沟槽wlc_h1间隔开。第一切割线沟槽wlc_h1和第二切割线沟槽wlc_h2中的每个可以沿第二方向dr2延伸。
159.然后，可以在第二层间绝缘层142上形成第三层间绝缘层143。在一些其它实施例中，可以在形成第二层间绝缘层142和第三层间绝缘层143之后形成第一切割线沟槽wlc_h1和第二切割线沟槽wlc_h2。
160.然后，可以在第三层间绝缘层143中形成多个凹进r。多个凹进r可以在竖直方向dr3上与第一切割线沟槽wlc_h1和第二切割线沟槽wlc_h2叠置。例如，凹进r的在第一方向dr1上的宽度可以比第一切割线沟槽wlc_h1的在第一方向dr1上的宽度大。
161.参照图25，可以去除下牺牲层sc1和上牺牲层sc2。可以在已经去除了下牺牲层sc1的空间中形成下金属线gsl、wl0至wln和dwl。此外，可以在已经去除了上牺牲层sc2的空间中形成第一上金属线ssl和第二上金属线el。换言之，可以通过替换金属栅极工艺用下金属线gsl、wl0至wln和dwl、第一上金属线ssl和第二上金属线el替换下牺牲层sc1和上牺牲层sc2。
162.可以去除替代绝缘层rp。可以在已经去除了替代绝缘层rp的空间中形成垂直结构支撑层110。
163.参照图26和图27，可以在第一切割线沟槽wlc_h1中形成第一切割线wlc1。此外，可以在第二切割线沟槽wlc_h2中形成第二切割线wlc2。
164.例如，可以在形成在第一切割线沟槽wlc_h1上的凹进r中形成第一上支撑件ts1。此外，可以在形成在第二切割线沟槽wlc_h2上的凹进r中形成第四上支撑件ts4。例如，可以通过同一工艺形成(例如，同时形成)第一切割线wlc1、第二切割线wlc2以及上支撑件ts1和ts4。例如，可以通过用(例如，如上所述的)绝缘材料(例如，连续地)填充第一切割线沟槽wlc_h1、第二切割线wlc2和凹进r直到凹进r被完全填充来形成第一切割线wlc1、第二切割线wlc2以及上支撑件ts1和ts4。然而，本公开不限于此。
165.参照图28和图29，在竖直方向dr3上穿透第三层间绝缘层143、第二层间绝缘层142、第一层间绝缘层141和上堆叠结构ust的第一子切割线slc1和第二子切割线slc2可以由例如与第一切割线wlc1和第二切割线wlc2的绝缘材料相同的绝缘材料形成。第一子切割线slc1和第二子切割线slc2中的每条可以延伸到结构间绝缘层126中。
166.可以在第一切割线wlc1与第二切割线wlc2之间形成第一子切割线slc1和第二子切割线slc2。第一子切割线slc1和第二子切割线slc2中的每条可以沿第二方向dr2延伸。第二子切割线slc2和第一子切割线slc1可以在第一方向dr1上彼此间隔开。第一子切割线slc1和第二子切割线slc2中的每条可以在竖直方向dr3上与第二垂直结构vs2叠置。
167.参照图3，可以在第三层间绝缘层143上形成第四层间绝缘层144。可以形成连接到第一垂直结构vs1的位线插塞blpg。在第四层间绝缘层144上形成沿第一方向dr1延伸的位线bl。以这种方式，可以制造图3中所示的半导体存储器装置。
168.通过总结和回顾，示例实施例提供了一种能够通过经由首先形成虚设垂直结构和
字线然后仅形成子切割线以在竖直方向上与虚设垂直结构叠置降低处理的难度的级别来降低制造成本的半导体存储器装置。因此，子切割线的顶表面可以与形成在切割线上的上支撑件的顶表面形成在同一平面上。
169.在此已经公开了示例实施例，并且尽管采用了特定术语，但是这些特定术语仅以一般的和描述性的意义被使用和解释，而不是为了限制的目的。在一些情况下，如自提交本技术时对起本领域普通技术人员将明显的，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。