具有在衬底的两面处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统的制作方法

具有在衬底的两面处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统
1.相关申请的交叉引用
2.通过引用将2020年10月28日在韩国知识产权局提交的题为“semiconductor device having peripheral circuit areas at both sides of substrate and data storage system including the same(具有在衬底的两面处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统)”的韩国专利申请no.10-2020-0141233整体并入本文。
技术领域
3.实施例涉及具有在衬底的两面(side)处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统。


背景技术：

4.为了电子产品的轻便、纤薄、简易、小型化和高集成度，已经考虑了具有多堆叠结构的3维非易失性存储器件。这样的非易失性存储器件可以包括单元区域和连接到单元区域的外围电路区域。


技术实现要素：

5.实施例可以通过提供包括以下的一种半导体器件实现：单元区域，包括第一衬底、所述第一衬底上的且在竖直方向上彼此间隔开的栅电极、穿过所述栅电极竖直地延伸的沟道结构、连接到所述栅电极且在所述竖直方向上延伸的单元接触插塞、连接到所述第一衬底且在所述竖直方向上延伸的贯通接触插塞、以及与所述沟道结构、所述单元接触插塞和所述贯通接触插塞电连接的第一接合焊盘；第一外围电路区域，在所述单元区域上连接到所述单元区域，所述第一外围电路区域包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，连接到第一外围电路区域；以及第二衬底，在第一外围电路区域与第二外围电路区域之间，第二衬底包括第一外围电路区域中的第一表面和第二外围电路区域中的第二表面，其中，第二外围电路区域包括第二表面上的器件；以及，穿过第二衬底竖直地延伸并且连接到第一外围电路区域的贯通电极。
6.实施例可以通过提供包括以下的一种半导体器件实现：单元区域，包括第一衬底、所述第一衬底的第一表面上的且在竖直方向上彼此间隔开的栅电极、穿过所述栅电极竖直地延伸的沟道结构、连接到所述栅电极并且在所述竖直方向上延伸的单元接触插塞、连接到所述第一衬底并且在所述竖直方向上延伸的贯通接触插塞、以及电连接到所述沟道结构、所述单元接触插塞和所述贯通接触插塞的第一接合焊盘；第一外围电路区域，在所述单元区域下方并且连接到所述单元区域，所述第一外围电路区域包括所述第一接合焊盘上的第二接合焊盘；以及第二外围电路区域，在所述单元区域上连接到所述单元区域，其中，所述第一衬底在所述单元区域和所述第二外围电路区域之间，所述第一衬底包括所述单元区
域中的所述第一表面和所述第二外围电路区域中的第二表面，并且其中，所述第二外围电路区域包括所述第二表面上的器件；以及，穿过所述第一衬底竖直地延伸的贯通电极，以使所述贯通电极电连接到所述单元区域。
7.实施例可以通过提供包括以下的一种半导体器件实现：单元区域，包括第一衬底、所述第一衬底上的且在竖直方向上彼此间隔开的栅电极、穿过所述栅电极竖直地延伸的沟道结构、连接到所述栅电极且在所述竖直方向上延伸的单元接触插塞、连接到所述第一衬底且在所述竖直方向上延伸的贯通接触插塞、以及与所述沟道结构、所述单元接触插塞和所述贯通接触插塞电连接的第一接合焊盘；第一外围电路区域，在所述单元区域上并且连接到所述单元区域，所述第一外围电路区域包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，在所述第一外围电路区域上并且连接到所述第一外围电路区域；半导体存储器件，包括第二衬底以及输入/输出焊盘，所述第二衬底在所述第一外围电路区域与所述第二外围电路区域之间并且包括所述第一外围电路区域中的第一表面和所述第二外围电路区域中的第二表面，所述输入/输出焊盘电连接到所述第一外围电路区域或所述第二外围电路区域中的至少一个；以及控制器，通过所述输入/输出焊盘电连接到所述半导体存储器件，以使所述控制器控制所述半导体存储器件，其中，所述第二外围电路区域包括所述第二表面上的器件、以及贯通电极，所述贯通电极穿过所述第二衬底竖直地延伸以使所述贯通电极电连接到所述第一外围电路区域。
附图说明
8.通过参考附图详细描述示例性实施例，特征对于本领域技术人员将是显而易见的，在附图中：
9.图1是根据示例性实施例的存储系统的图。
10.图2是根据示例性实施例的存储卡。
11.图3是图2所示的半导体封装的沿线i-i
′
截取的截面图。
12.图4是根据示例性实施例的半导体器件的截面图。
13.图5是图4所示的半导体器件的放大视图。
14.图6至图16是制造根据示例性实施例的图4所示的半导体器件的方法中的阶段的截面图。
15.图17是根据示例性实施例的半导体器件的截面图。
16.图18至图21是制造根据示例性示例实施例的图17所示的半导体器件的方法中的阶段的截面图。
17.图22至图29是根据示例性实施例的半导体器件的截面图。
具体实施方式
18.图1是根据示例性实施例的存储系统的图。
19.参考图1，存储系统1000可以包括存储器件1100、以及连接到存储器件1100的焊盘1101的控制器1200。存储器件1100可以包括单元区域1100s和外围电路区域1100f。
20.单元区域1100s可以包括：多个单元串cstr，均包括彼此串联连接的存储单元晶体管mct；以及，第一上晶体管ut1、第二上晶体管ut2、第一下晶体管lt1和第二下晶体管lt2，
它们被连接到存储单元晶体管mct的相对端。多个单元串cstr可以分别连接到并联的位线bl中的对应的位线。多个单元串cstr可以共同连接到公共源极线csl。在一种实现中，多个单元串cstr可以在多个位线bl和单个公共源极线csl之间。
21.彼此串联连接的存储单元晶体管mct可以通过字线wl控制以用于选择单元串cstr。每个存储单元晶体管mct可以包括数据存储元件。存储单元晶体管mct中与公共源极线csl间隔开相同距离的栅电极可以共同连接到字线wl中的一个并且因此可以处于等电势状态。在一个实现中，即使当存储单元晶体管mct的栅电极与公共源极线csl间隔开相同距离时，在不同的行或列中的栅电极也可以被独立地控制。
22.第一下晶体管lt1和第二下晶体管lt2可以分别是接地选择晶体管。第一下晶体管lt1和第二下晶体管lt2可以分别通过第一下线ll1和第二下线ll2控制，并且可以连接到公共源极线csl。第一上品体管ut1和第二上晶体管ut2可以分别是串选择晶体管。第一上品体管ut1和第二上品体管ut2可以分别通过第一上线ul1和第二上线ul2控制，并且可以分别连接到位线bl中的对应的位线。在一个实施例中，至少一个虚设线或缓冲器线还可以设置在字线wl中的最上的一个与第一上晶体管ut1之间。至少一个虚设线还可以设置在字线wl中的最下的一个与第二下晶体管lt2之间。在本说明书中，术语“虚设”被用于表示具有与另一构成元件的结构和形状相同或类似的结构和形状、但是仅表示图案而没有在器件中执行实质的功能的配置。
23.当经由第一上线ul1和第二上线ul2将信号施加到作为串选择晶体管的第一上晶体管ut1和第二上晶体管ut2时，被施加到对应的位线bl的信号被传输到彼此串联连接的存储单元晶体管mct，并且因此可以执行数据读操作或数据写操作。此外，当通过衬底施加预定的擦除电压时，可以执行用于擦除已写入存储器单元晶体管mct中的数据的数据擦除操作。在一个实现中，单元区域1100s可以包括与位线bl电隔离的至少一个虚设单元串cstr。
24.外围电路区域1100f可以包括行解码器1110、页缓冲器1120和逻辑电路1130。行解码器1110可以连接到字线wl、第一上晶体管ut1、第二上晶体管ut2、第一下晶体管lt1、第二下晶体管lt2和公共源极线csl。页缓冲器1120可以经由连接线1125连接到位线bl。逻辑电路1130可以连接到行解码器1110和页缓冲器1120，并且可以经由焊盘1101连接到控制器1200。
25.行解码器1110解码输入地址，由此生成和传输用于字线wl的驱动信号。行解码器1110可以在逻辑电路1130的控制下，对字线wl的选定的字线和字线wl的未选定的字线提供由逻辑电路1130中的电压生成电路生成的字线电压。
26.页缓冲器1120可以经由位线bl连接到单元区域1100s，并且因此可以读出存储在存储单元中的信息。根据操作模式，页缓冲器1120可以临时存储要被存储在存储单元中的数据，或者可以读出存储在存储单元中的数据。页缓冲器1120可以包括列解码器和读出放大器。列解码器可以选择性地激活单元区域1100s的位线bl。读出放大器可以在读操作中感测由列解码器选定的位线bl的电压并且因此可以读出存储在选定的存储单元中的数据。
27.逻辑电路1130可以控制行解码器1110的操作和页缓冲器1120的操作。逻辑电路1130可以包括：配置为使用外部电压生成内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压生成电路。逻辑电路1130可以响应于控制信号而控制读操作、写操作和/或擦除操作。此外，逻辑电路1130可以包括输入/输出电路。在编程操作中，输入/输出电
路可以接收输入到该输入/输出电路的数据data，并且可以将已接收的数据data传输到页缓冲器1120。在读操作中，输入/输出电路可以从页缓冲器1120接收数据data，并且可以将已接收的数据data输出到其外部。逻辑电路1130可以经由连接线1135和焊盘1101连接到控制器1200。
28.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。处理器1210执行用于nand控制器1220的数据交换的控制操作。nand控制器1220控制与存储器件1100的数据交换。nand控制器1220可以包括nand接口1221。nand接口1221与根据本公开的示例性实施例的存储器件1100交互。主机接口1230包括连接到存储系统1000的主机的数据交换协议。
29.图2是根据示例性实施例的存储卡。图3是图2所示的半导体封装的沿线i-i
′
截取的截面图。
30.参考图2，存储系统2000可以是固态驱动器(ssd)、存储卡或通用串行总线(usb)设备。存储系统2000可以包括：主衬底上的半导体封装2003(2003a和2003b)、器件2002和2004、以及连接器2006。在一个实现中，半导体封装2003(2003a和2003b)中的每一个可以包括图1所示的存储器件1100。器件2002和器件2004可以对应于控制器1200。在一个实现中，每个半导体封装2003可以包括：封装衬底2100；封装衬底2100上的存储堆叠2200；粘合层2300，在封装衬底2100与存储堆叠2200之间；导线2400，电连接封装衬底2100和存储堆叠2200；以及，封装器2500，覆盖封装衬底2100和存储堆叠2200。
31.进一步参考图3，封装衬底2100可以包括衬底焊盘2130和布线层2135。衬底焊盘2130可以在封装衬底2100的上表面处，并且可以经由导线2400连接到芯片焊盘2210。布线层2135可以设置在封装衬底2100中，并且可以电连接到衬底焊盘2130。
32.多个存储器件2200a可以堆叠在封装衬底2100上。每个存储器件2200a可以对应于将在下面参考图4描述的半导体器件100。多个存储器件2200a可以通过分别在存储器件2200a的下表面处的粘合层2300彼此固定，并且可以通过导线2400连接到封装衬底2100。外部连接端子2800可以在封装衬底2100的下表面处。
33.图4是根据示例性实施例的半导体器件的截面图。根据本公开的示例性实施例的半导体器件100可以包括诸如3d-nand之类的闪存。在本说明书中，半导体器件100可以被称为“半导体存储器件”。
34.参考图4，半导体器件100可以具有芯片对芯片(c2c)结构。c2c结构可以表示在第一晶片上制作包括单元区域cell的上芯片、在与第一晶片不同的第二晶片上制作包括外围电路区域的下芯片、以及随后通过接合方法将上芯片和下芯片彼此连接。在一个实现中，接合方法可以表示将在上芯片的最上金属层处形成的接合金属和在下芯片的最上金属层处形成的接合金属电连接的方法。在一个实现中，当接合金属由铜(cu)制成时，接合方法可以是cu-cu接合方法。接合金属可以由铝或钨制成。
35.半导体器件100可以包括单元区域cell、第一外围电路区域peri1和第二外围电路区域peri2。单元区域cell可以对应于结合图1描述的单元区域1100s，并且第一外围电路区域peri1和第二外围电路区域peri2可以对应于图1的外围电路区域1100f。
36.单元区域cell可以包括第一衬底102、单元区域绝缘层110、堆叠绝缘层120和栅电极125。第一衬底102可以包括半导体材料。在一个实现中，第一衬底102可以是硅衬底、锗衬
底、硅锗衬底或绝缘体上硅(soi)衬底。在一个实现中，第一衬底110可以包括iv族半导体、iii-v族化合物半导体、或ii-vi族氧化物半导体。如本文所使用的，术语“或”不是排他性术语，例如，“a或b”将包括a、b或a和b。
37.堆叠绝缘层120和栅电极125可以构成存储堆叠。栅电极125可以在水平方向上(例如，沿纵长)延伸并且可以在竖直方向上彼此间隔开。栅电极125可以包括图1所示的字线wl、第一上线ul1、第二上线ul2、第一下线ll1和第二下线ll2。堆叠绝缘层120可以分别在栅电极125中的(例如，竖直地)相邻的栅电极125之间。堆叠绝缘层120也可以在水平方向上(例如，沿纵长)延伸并且可以在竖直方向上彼此间隔开。堆叠绝缘层120可以与栅电极125彼此电绝缘。
38.单元区域cell还可以包括沟道结构ch、单元接触插塞130、贯通接触插塞132、布线层140、接触插塞142和第一接合焊盘150。每个沟道结构ch可以穿过存储堆叠竖直地延伸。沟道结构ch也可以部分地穿过第一衬底102的上表面延伸或延伸进第一衬底102的上表面。沟道结构ch可以对应于图1的一个单元串cstr。沟道结构ch可以具有柱形状，并且可以具有渐缩形状，以使沟道结构ch的横向长度随着沟道结构ch朝着第一衬底102延伸或更靠近第一衬底102而逐渐减小。
39.单元接触插塞130可以分别连接到栅电极125。堆叠绝缘层120和栅电极125可以具有阶梯结构。单元接触插塞130可以穿过单元区域绝缘层110竖直地延伸，并且因此可以连接到阶梯结构。贯通接触插塞132可以穿过单元区域绝缘层110竖直地延伸，以使贯通接触插塞132连接到第一衬底102。
40.布线层140可以分别在沟道结构ch、单元接触插塞130和贯通接触插塞132上。沟道结构ch、单元接触插塞130和贯通接触插塞132可以分别由接触插塞142连接到布线层140。沟道结构ch可以连接到图1的外围电路区域1100f的页缓冲器1120。单元接触插塞130和贯通接触插塞132可以连接到图1的外围电路区域1100f的行解码器1110。连接到沟道结构ch的布线层140可以分别对应于图1的位线bl。
41.第一接合焊盘150可以在单元区域cell的顶部。在一个实现中，每个第一接合焊盘150的上表面(例如，在竖直方向上背离第一衬底102的表面)可以与单元区域绝缘层110的上表面共面。第一接合焊盘150可以连接到第一外围电路区域peri1，并且可以经由布线接触插塞152分别连接到布线层140中的对应的布线层140。第一接合焊盘150可以包括虚设焊盘。
42.第一外围电路区域peri1可以在第二外围电路区域peri2和单元区域cell之间。第一外围电路区域peri1可以包括第二衬底202、第一外围区域绝缘层210、第一布线层230、第二布线层240、第三布线层250和第二接合焊盘260。在一个实现中，第二衬底202可以包括与第一衬底102相同的材料。第一外围电路区域peri1中的第二衬底202的表面可以被称为“第一表面203”。第二衬底202的与第一表面203相对并在第二外围电路区域peri2中的表面可以被称为“第二表面204”。第一外围区域绝缘层210可以覆盖第一表面203。器件隔离层212和杂质区214可以在第一表面203内部(例如，可以延伸进第二衬底202)。器件220可以在邻近杂质区214的第一表面203上。器件220可以包括诸如晶体管之类的有源器件或诸如电感器、电阻器或电容器之类的无源器件。
43.第一布线层230、第二布线层240和第三布线层250可以在第一外围区域绝缘层210
中。第一布线层230中对应的第一布线层230可以由接触插塞232连接到杂质区214。每个第二布线层240可以在第一布线层230中对应的第一布线层230下方，并且可以由第一布线接触插塞242连接到对应的一布线层230。每个第三布线层250可以在第二布线层240中的对应的第二布线层350下方，并且可以由第二布线接触插塞252连接到对应的第二布线层350。
44.每个第二接合焊盘260可以由第三布线接触插塞262连接到第三布线层250中的对应的第三布线层250，并且可以在第一外围区域绝缘层210下方(例如，在其底面处)。在一个实现中，每个第二接合焊盘260的下表面(例如，面对第一衬底102的表面)可以与第一外围区域绝缘层210的下表面共面。每个第二接合焊盘260可以接合到第一接合焊盘150中的对应的一个。在一个实现中，每个第二接合焊盘260可以以cu-cu接合方式连接到对应的第一接合焊盘150。第二接合焊盘260可以包括虚设焊盘。在一个实现中，第二接合焊盘260中的虚设焊盘可以连接到第一接合焊盘150中的虚设焊盘。
45.第二外围电路区域peri2可以在第一外围电路区域peri1上。第二外围电路区域peri2可以包括第二外围区域绝缘层310、第一布线层340、第二布线层350、第三布线层360、上绝缘层370和输入/输出焊盘380。如上所述，第二衬底202的第二表面204可以在第二外围电路区域peri2中。器件隔离层312和杂质区314可以在第二表面204内部(例如，可以在第二衬底202的第二表面204处延伸进第二衬底202)。器件320可以在邻近杂质区314的第二表面204上。在一个实现中，第二外围电路区域peri2中的器件320的晶体管可以具有与第一外围电路区域peri1中的器件220的晶体管的结构不同的结构。在一个实现中，器件320的栅电极可以包括与器件220的栅电极的材料不同的材料。器件320可以包括具有与器件320的栅介电层的结构和/或材料不同的结构和/或材料的栅介电层。器件320的操作电压可以与器件220的操作电压不同。
46.第一布线层340、第二布线层350和第三布线层360可以在第二外围区域绝缘层310中。第一布线层340中的对应的第一布线层340可以由接触插塞342连接到杂质区314。每个第二布线层350可以在第一布线层340中的对应的第一布线层340上方，并且可以由第一布线接触插塞352连接到对应的一布线层340。每个第三布线层360可以在第二布线层350中的对应的第二布线层350上方，并且可以由第二布线接触插塞362连接到对应的第二布线层350。
47.根据本公开的示例性实施例的半导体器件100还可以包括穿过第二衬底202竖直地延伸的贯通电极330、以及包围贯通电极330的侧表面的贯通电极绝缘层332。贯通电极330可以从第二外围电路区域peri2中的第二外围区域绝缘层310延伸穿过第二衬底202。在一个实现中，贯通电极330的上表面可以接触第一布线层340中的对应的第一布线层340。在一个实现中，贯通电极330的上表面可以接触第二布线层350中的对应的第二布线层350或第三布线层360中的对应的第三布线层360。在一个实现中，贯通电极330的下表面可以接触贯通电极插塞234，并且可以由贯通电极插塞234连接到第布线层230中的对应的第一布线层230。因此，第二外围电路区域peri2可以通过贯通电极330电连接到第一外围电路区域peri1，并且也可以穿过第一外围电路区域peri1电连接到单元区域cell。
48.上绝缘层370可以在第二外围区域绝缘层310上。输入/输出焊盘380可以在上绝缘层370上，并且可以通过输入/输出接触插塞382连接到第三布线层360中的对应的第三布线层360。输入/输出焊盘380可以对应于图2的芯片焊盘2210。
49.如图4所示，半导体器件100可以包括第二衬底202的第一表面203上的第一外围电路区域peri1和第二衬底202的第二表面204上的第二外围电路区域peri2，因此，可以在半导体器件100实现更多不同的布线互连，并且可以实现水平方向上的芯片尺寸的减小。
50.图5是图4所示的半导体器件的放大视图。图5示出了沟道结构ch的上部和下部。
51.参考图5，沟道结构ch可以包括信息存储层20、沟道层30、掩埋绝缘图案32和导电焊盘34。沟道层30可以在信息存储层20内部。掩埋绝缘图案32可以在沟道层30内部。信息存储层20可以包括隧道绝缘层22、电荷存储层24和阻挡层26。电荷存储层24可以在阻挡层26内部。隧道绝缘层22可以在电荷存储层24内部。导电焊盘34可以在沟道结构ch的上部，并且可以连接到沟道层30。在一个实现中，沟道层30可以包括多晶硅。掩埋绝缘图案32可以包括氧化硅、氮化硅、氮氧化硅或其组合。在一个实现中，阻挡层26和隧道绝缘层22可以包括氧化硅，但是电荷存储层24可以包括氮化硅。
52.连接导电层43可以在第一衬底102的上表面处或其上，并且可以接触(例如，直接接触)沟道层30的侧表面，同时穿过信息存储层20延伸。连接导电层43接触沟道层30的部分可以在竖直方向上延伸。支撑部44可以在连接导电层43上。连接导电层43和支撑部44可以包括多晶硅。
53.图6至图16是制造根据示例性实施例的图4所示的半导体器件的方法中的阶段的截面图。
54.图6至图11示出了与单元区域cell相对应的结构的形成。参考图6，可以设置第一衬底102和单元区域绝缘层110。第一衬底102可以包括诸如硅的半导体材料。可以通过图案化第一衬底102、然后填充绝缘材料形成单元区域绝缘层110。单元区域绝缘层110可以包括氧化硅、氮化硅、氮氧化硅或其组合。
55.堆叠绝缘层120和堆叠牺牲层122可以堆叠在第一衬底102和单元区域绝缘层110上。堆叠绝缘层120可以包括相对于堆叠牺牲层122具有蚀刻选择性的材料。在一个实现中，堆叠绝缘层120可以包括氧化硅，并且堆叠牺牲层122可以包括氮化硅。
56.参考图7，可以修整堆叠绝缘层120和堆叠牺牲层122。在一个实现中，堆叠绝缘层120和堆叠牺牲层122可以通过反复的光刻工艺和蚀刻工艺而修整为具有阶梯结构。还可以沉积绝缘材料，以使单元区域绝缘层110覆盖堆叠绝缘层120和堆叠牺牲层122。
57.参考图8，可以形成穿过堆叠绝缘层120和堆叠牺牲层122竖直地延伸的沟道结构ch。在一个实现中，可以形成穿过堆叠绝缘层120和堆叠牺牲层122竖直地延伸的沟道孔，并且沟道孔可以填充有沟道材料，由此形成沟道结构ch。每个沟道结构ch可以具有柱形状，并且可以具有渐缩形状，以使沟道结构ch的横向长度随着沟道结构ch朝着第一衬底102延伸而逐渐减小。
58.参考图9，堆叠牺牲层122可以由栅电极125替换。在一个实现中，字线切割部穿过堆叠绝缘层120和堆叠牺牲层122竖直地延伸，并且可以通过字线切割部选择性地去除堆叠牺牲层122。栅电极125可以分别填充在通过去除堆叠牺牲层122所形成的空间中。在一个实现中，栅电极125可以包括诸如钨之类的金属、多晶硅或金属硅化物材料。堆叠绝缘层120和栅电极125可以构成存储堆叠。
59.参考图10，可以形成穿过单元区域绝缘层110竖直地延伸的单元接触插塞130和贯通接触插塞132。可以通过形成穿过单元区域绝缘层110竖直地延伸的接触孔、然后在接触
孔中沉积导电材料，形成单元接触插塞130和贯通接触插塞132。单元接触插塞130可以分别连接到栅电极125，并且贯通接触插塞132可以连接到第一衬底102。
60.参考图11，可以在图10的所产生的结构上形成布线层140、接触插塞142、第一接合焊盘150和布线接触插塞152。可以通过在图10的所产生的结构上重复形成绝缘材料层、通过图案化工艺而部分地蚀刻绝缘层、以及沉积导电材料的步骤，形成布线层140、接触插塞142、第一接合焊盘150和布线接触插塞152。
61.布线层140可以分别连接到沟道结构ch、单元接触插塞130和贯通接触插塞132中的对应的沟道结构ch、单元接触插塞130和贯通接触插塞132。第一接合焊盘150可以在单元区域绝缘层110的顶部。在形成第一接合焊盘150之后，可以执行平坦化工艺。每个第一接合焊盘150的上表面可以由单元区域绝缘层110覆盖。
62.参考图12，可以形成与第一外围电路区域peri1相对应的结构。首先，可以在第二衬底202中形成器件隔离层212和杂质区214，并且可以在第二衬底202上形成器件220。可以通过在第二衬底202中沉积氧化硅形成器件隔离层212，并且可以通过离子注入工艺形成杂质区214。
63.可以在第二衬底202上形成第一布线层230、接触插塞232、贯通电极插塞234、第二布线层240、第一布线接触插塞242、第三布线层250、第二布线接触插塞252、第二接合焊盘260和第三布线接触插塞262。接触插塞232、贯通电极插塞234、第一布线接触插塞242、第二布线接触插塞252和第三布线接触插塞262可以在第二衬底202、第一布线层230、第二布线层240和第三布线层250中的对应的第二衬底202、第一布线层230、第二布线层240和第三布线层250之间竖直地延伸。可以通过重复在第二衬底202上形成绝缘材料层、图案化绝缘材料层、以及沉积导电材料的步骤，形成第一布线层230、接触插塞232、贯通电极插塞234、第二布线层240、第一布线接触插塞242、第三布线层250、第二布线接触插塞252、第二接合焊盘260和第三布线接触插塞262。
64.参考图13，与第一外围电路区域peri1相对应的结构可以通过压制而接合到与单元区域cell相对应的结构。与第一外围电路区域peri1相对应的结构可以以第二接合焊盘260直接向下(例如，朝着单元区域cell)的反转状态接合。分别与第一外围电路区域peri1和单元区域cell相对应的结构可以彼此接合而无需它们之间单独的粘合剂。第一接合焊盘150可以分别接合到第二接合焊盘260中对应的第二接合焊盘260，并且单元区域绝缘层110可以接合到第一外围区域绝缘层210。在接合工艺之前还可以执行诸如氢等离子处理之类的表面处理工艺。
65.参考图14，第二衬底202的上表面可以被部分地蚀刻。蚀刻工艺可以是平坦化第二衬底202的上表面的工艺，因此第二衬底202的厚度可以减小。在一个实现中，经蚀刻的第二衬底202厚度可以是300nm至3μm。
66.图15和图16示出了与第二外围电路区域peri2相对应的结构的形成。如上面提到的，第一外围电路区域peri1中的第二衬底202的表面可以被称为“第一表面203”，并且第二衬底202的与第一表面203相对的且在第二外围电路区域peri2中的表面可以被称为“第二表面204”。
67.参考图15，器件隔离层312和杂质区314可以形成在第二表面204内部，并且器件320和第二外围区域绝缘层310可以形成在第二表面204上。此后，可以形成穿过第二外围区
域绝缘层310竖直地延伸的接触插塞342和贯通电极330。可以通过各向异性地蚀刻第二外围区域绝缘层310、以及沉积导电材料，形成接触插塞342和贯通电极330。可以将贯通电极330形成为穿过第二衬底202延伸，以使贯通电极330接触贯通电极插塞234。贯通电极330可以具有柱形状，并且可以具有渐缩形状，以使贯通电极330的横向宽度随着贯通电极330从第二表面204延伸到第一表面203而逐渐减小。在一个实现中，可以在形成贯通电极330之前形成贯通电极绝缘层332，以便将第二衬底202和贯通电极330彼此电绝缘。
68.可以在第二外围区域绝缘层310上形成第一布线层340，以使第一布线层340分别连接到接触插塞342和贯通电极330中的对应的接触插塞342和贯通电极330。
69.参考图16，可以在图15的所产生的结构上形成第二布线层350、第一布线接触插塞352、第三布线层360和第二布线接触插塞362。可以通过重复在图15的所产生的结构上形成绝缘材料层、图案化绝缘材料层、以及沉积导电材料的步骤，形成第二布线层350、第一布线接触插塞352、第三布线层360和第二布线接触插塞362。
70.回去参考图4，可以形成上绝缘层370、输入/输出焊盘380和输入/输出接触插塞382。上绝缘层370可以通过在第二外围区域绝缘层310上沉积绝缘材料形成。可以通过各向异性地蚀刻第二外围区域绝缘层310和上绝缘层370、以及沉积导电材料，形成输入/输出接触插塞382。输入/输出焊盘380可以形成在输入/输出接触插塞382上。
71.图17是根据示例性实施例的半导体器件的截面图。可以省略与图4的半导体器件100的组件相同或类似的组件的详细描述。
72.参考图17，半导体器件100a可以包括：贯通电极330a，穿过第二衬底202竖直地延伸并且将第一外围电路区域peri1和第二外围电路区域peri2彼此电连接；以及，包围贯通电极330a的侧表面的贯通电极绝缘层332a。贯通电极330a可以具有渐缩形状，以使贯通电极330a的横向宽度随着贯通电极330a从第一表面203延伸到第二表面204而逐渐减小。贯通电极330a的上表面可以接触连接到第一布线层340的贯通电极插塞342a。贯通电极330a的下表面可以接触连接到第一布线层230的贯通电极插塞234。贯通电极330a的上表面可以与第二表面204基本上共面，但是贯通电极330a的下表面可以与第一表面203基本上共面。
73.图18至图21是制造根据示例性示例实施例的图17所示的半导体器件的方法中的阶段的截面图。
74.参考图18，可以形成与第一外围电路区域peri1相对应的结构。可以形成，在第一外围电路区域peri1中的第二衬底中竖直地延伸的贯通电极330a和包围贯通电极330a的侧表面的贯通电极绝缘层332a。可以通过各向异性地蚀刻第二衬底202、以及沉积绝缘材料和导电材料，形成贯通电极330a和贯通电极绝缘层332a。
75.参考图19，与第一外围电路区域peri1相对应的结构可以接合到与单元区域cell相对应的结构。
76.参考图20，在接合与第一外围电路区域peri1相对应的结构之后，可以蚀刻第二衬底202与第一表面203相对的上表面，以使贯通电极330a被部分地显露。蚀刻第二衬底202的工艺可以包括平坦化工艺和回蚀工艺。在一个实现中，经蚀刻的第二衬底202厚度可以是300nm至3μm。
77.参考图21，可以平坦化已显露的贯通电极330a。可以在第二衬底202的第二表面204上形成第二外围区域绝缘层310、器件隔离层212、杂质区214、晶体管、第一布线层230和
接触插塞。
78.再次参考图17，可以形成第一布线层230、第二布线层240、第三布线层250、输入/输出焊盘380、以及连接第一布线层230、第二布线层240、第三布线层250和输入/输出焊盘380中的对应的第一布线层230、第二布线层240、第三布线层250和输入/输出焊盘380的插塞，因此可以形成第二外围电路区域peri2。
79.图22至图29是根据示例性实施例的半导体器件的截面图。
80.参考图22，半导体器件100b可以包括：贯通电极330b，穿过第二衬底202竖直地延伸，并且将第一外围电路区域peri1和第二外围电路区域peri2彼此电连接；以及贯通电极绝缘层332b，包围贯通电极330b的侧表面。在一个实现中，贯通电极330b可以部分地穿过第一外围区域绝缘层210而延伸，因此可以连接到第一外围电路区域peri1的第一布线层230。贯通电极330b的上表面可以接触第一布线层340，并且贯通电极330b的下表面可以接触第一布线层230。
81.参考图23，半导体器件100c可以包括下绝缘层370c、输入/输出焊盘380c和输入/输出接触插塞382c。在一个实现中，输入/输出焊盘380c可以在单元区域cell中。在一个实现中，下绝缘层370c可以在第一衬底102下方，并且输入/输出焊盘380c可以在下绝缘层370c下方。输入/输出焊盘380c可以由穿过单元区域绝缘层110和下绝缘层370c延伸的输入/输出接触插塞382c而连接到第一接合焊盘150。在一个实现中，半导体器件100c可以仅包括输入/输出焊盘380c，如图23所示。在一个实现中，半导体器件100c可以包括输入/输出焊盘380c和图4的输入/输出焊盘380两者。
82.参考图24，半导体器件100d可以包括第二下衬底202d、掩埋绝缘层301d和第二上衬底302d。参考图14至图16，在一个实施例中，在接合第一外围电路区域peri1之后，蚀刻第二衬底202，然后可以沉积绝缘材料和硅衬底。可以在硅衬底上形成与第二外围电路区域peri2相对应的结构。在一个实现中，第二下衬底202d可以包括与第二衬底202相同的材料。掩埋绝缘层301d可以包括氧化硅、氮化硅、氮氧化硅或其组合。第二上衬底302d可以包括多晶硅。
83.参考图25，半导体器件100e可以包括单元区域cell、单元区域cell下方的第一外围电路区域peri1、以及单元区域cell上方(例如，相对于第一外围电路区域peri1的相对面上)的第二外围电路区域peri2。单元区域cell和第一外围电路区域peri1可以包括与图4中的单元区域cell和第一外围电路区域peri1的配置相同或类似的配置。在一个实现中，图25中的单元区域cell和第一外围电路区域peri1的布线结构可以与图4中的单元区域cell和第一外围电路区域peri1的布线结构部分地不同。
84.单元区域cell可以以第一接合焊盘150直接向下的反转状态连接到第一外围电路区域peri1。在一个实现中，单元区域cell可以包括单元区域绝缘层110之下的第一接合焊盘150，并且第一外围电路区域peri1可以包括第二接合焊盘260，该第二接合焊盘260接合到第一接合焊盘150并且在第一外围区域绝缘层210之上。例如，第二接合焊盘260的上表面与第一外围区绝缘层210的上表面共面。单元区域cell中的第一衬底102的表面可以被称为“第一表面103”，并且第一衬底102的与第一表面103相对的表面可以被称为“第二表面104”。
85.单元区域cell可以包括单元接触插塞130、贯通接触插塞132e和连接布线层140e。
单元接触插塞130可以分别连接到栅电极125。贯通接触插塞132e可以连接到第一衬底102。单元接触插塞130和贯通接触插塞132e可以分别经由接触插塞142连接到连接布线层140e。
86.可以在与单元区域cell相对应的结构接合到与第一外围电路区域peri1相对应的结构之后，在单元区域cell的第一衬底102处形成与第二外围电路区域peri2相对应的结构。在一个实现中，第二外围电路区域peri2可以形成在第一衬底102的第二表面104上。第二外围电路区域peri2可以包括在第二表面104内部的器件隔离层312和杂质区314、第二表面104上的器件320、第一布线层340、第二布线层350、第三布线层360和输入/输出焊盘380。第二外围电路区域peri2也可以包括分别连接到第一布线层340、第二布线层350、第三布线层360和输入/输出焊盘380中的对应的第一布线层340、第二布线层350、第三布线层360和输入/输出焊盘380的接触插塞342、第一布线接触插塞352、第二布线接触插塞362和输入/输出接触插塞382。
87.第二外围电路区域peri2还可以包括连接第二外围电路区域peri2和单元区域cell的贯通电极330。贯通电极330可以具有渐缩形状，以使贯通电极330的横向宽度随着贯通电极330从第二表面104延伸到第一表面103而逐渐减小。贯通电极330可以将第二外围电路区域peri2连接到单元区域cell。在一个实现中，贯通电极330可以从第一布线层340中的对应的第一布线层340竖直地延伸穿过第二外围区域绝缘层310和第一衬底102，以使贯通电极330接触贯通接触插塞132e。贯通接触插塞132e还可以连接到连接布线层140e和第一接合焊盘150中的对应的连接布线层140e和第一接合焊盘150。因此，贯通接触插塞132e可以将第二外围电路区域peri2电连接到第一外围电路区域peri1。
88.参考图26，半导体器件100f可以包括：贯通电极330f，穿过第二衬底202竖直地延伸并且将第一外围电路区域peri1和第二外围电路区域peri2彼此电连接；以及，包围贯通电极330f的侧表面的贯通电极绝缘层332f。贯通电极330f可以具有渐缩形状，以使贯通电极330f的横向宽度随着贯通电极330f从第一表面103延伸到第二表面104而逐渐减小。贯通电极330f的上表面可以接触连接到第一布线层340的贯通电极插塞342f。贯通电极330f的下表面可以接触贯通接触插塞132e。贯通电极330f的上表面可以与第二表面104基本上共面，并且贯通电极330f的下表面可以与第一表面103基本上共面。
89.参考图27，半导体器件100g可以包括第一下衬底102g、掩埋绝缘层301g和第一上衬底320g。在一个实现中，第一下衬底102g可以包括诸如单晶硅之类的半导体材料。掩埋绝缘层301g可以包括氧化硅、氮化硅、氮氧化硅或其组合。第一上衬底302g可以包括多晶硅。
90.参考图28，半导体器件100h可以包括单元区域cell、单元区域cell上的第一外围电路区域peri1、第一外围电路区域peri1上的第二外围电路区域peri2、以及单元区域cell下方的第三外围电路区域peri3。第一外围电路区域peri1和第二外围电路区域peri2可以包括与图4的半导体器件100的配置类似的配置。
91.在一个实现中，单元区域cell和第三外围电路区域peri3可以具有外围上单元(cop)结构。第三外围电路区域peri3可以包括第三衬底402、第三衬底402上的器件420、和连接到器件420的布线层430。单元区域cell可以包括连接到布线层430的第一贯通接触插塞440和第二贯通接触插塞450。
92.第一贯通接触插塞440可以穿过第一衬底102竖直地延伸，以使第一贯通接触插塞440接触接触插塞142。第一贯通接触插塞440可以由第一衬底102中的掩埋绝缘层104h与第
一衬底102电绝缘。第一贯通接触插塞440也可以由接触绝缘层122h与栅电极125电绝缘。在一个实现中，接触绝缘层122h可以穿过栅电极125竖直地地延伸，并且第一贯通接触插塞440可以穿过第一衬底102和接触绝缘层122h竖直地延伸，以使第一贯通接触插塞440电连接到第三外围电路区域peri3。
93.第二贯通接触插塞450可以从布线层430中的对应的布线层430穿过单元区域绝缘层110竖直地延伸，以使第二贯通接触插塞450接触另一接触插塞142。第二贯通接触插塞450可以通过第一接合焊盘150和第二接合焊盘260将第三外围电路区域peri3电连接到第一外围电路区域peri1。
94.参考图29，半导体器件100i可以包括第一单元区域cell1、第一单元区域cell1上的第一外围电路区域peri1、第一外围电路区域peri1上的第二单元区域cell2、以及第二单元区域cell2上的第二外围电路区域peri2。
95.第一单元区域cell1和第一外围电路区域peri1可以分别包括与图4中的单元区域cell和第一外围电路区域peri1的配置相同或类似的配置。在一个实现中，图29中的第一单元区域cell和第一外围电路区域peri1的布线结构可以与图4中的单元区域cell和第一外围电路区域peri1的布线结构部分地不同。在一个实现中，第一外围电路区域peri1可以包括穿过第二衬底202延伸的贯通电极230i、包围贯通电极230i的侧表面的贯通电极绝缘层232i、和第三接合焊盘260i。贯通电极230i的上表面可以接触第三接合焊盘260i。贯通电极230i可以具有渐缩形状，以使贯通电极230i的横向宽度随着贯通电极230i朝着第三接合焊盘260i延伸而逐渐减小。
96.第二单元区域cell2和第二外围电路区域peri2可以分别包括与图25中的单元区域cell和第二外围电路区域peri2的配置相同或类似的配置。在一个实现中，第二单元区域cell2和第二外围电路区域peri2的布线结构可以与图25中的单元区域cell和第二外围电路区域peri2的布线结构部分地不同。第二单元区域cell2可以包括接合到第三接合焊盘260i的第四接合焊盘150。
97.一个或多个实施例可以提供在衬底的两个表面上具有外围电路区域的半导体器件。
98.根据本公开的示例性实施例，外围电路区域可以在衬底的相对的表面处，因此，可以在半导体器件中实现更多不同的布线互连。
99.已经在本文公开了示例实施例，虽然使用了特定的术语，但是仅以一般的和描述性的意义使用和解释所述术语而不是用于限制目的。在一些情况下，如提交本技术的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员应该理解，在不脱离如由随附权利要求所阐述的本发明的精神和范围的情况下可以进行形式和细节上的各种改变。