三维存储结构的制作方法

1.本技术涉及半导体领域，更具体的，涉及一种三维存储结构。


背景技术：

2.人们追求存储量更大、存储密度更大的存储器，因此发展出了三 维存储器。三维存储器通常包括三维存储结构(堆叠的存储单元)以 及用于控制存储单元的外围电路。为了进一步提高存储单元的占比， 降低外围电路的占比，可采用x-stacking技术，将外围电路键合在堆 叠的存储单元之上。
3.在x-stacking技术中，需要将包括外围电路的上晶圆和包括三维 存储结构的下晶圆键合在一起。三维存储结构的顶层包括垂直互连通 道(via)，外围电路的底层也包括垂直互连通道。继而三维存储结构 和外围电路通过垂直互连通道之间的键合实现电连接。因此via的性 能非常重要。
4.在三维存储结构中，垂直互连通道可通过导电结构而连接到衬底。 示例性地，第一垂直导电通道可通过一个导电结构电连接至p阱区， 第二垂直互连通道可通过另一个导电结构电连接至n阱区。虚拟垂直 互连通道可以处于不与其他结构电连接的浮置状态。由于在一些区域 中的许多via可以处于不同的环境，因此在对三维存储结构进行机械 化学抛光、键合时等离子体处理、利用去离子水清洗等处理时，一些 via的电位较低，继而作为负极被在电化学反应过程中腐蚀。例如第 一垂直互连通道可能被电化学腐蚀。
5.参考图1，被腐蚀的via可能损失较多的导电材料形成例如坑洞， 而被腐蚀掉的导电材料或三维存储结构所接触的外部物质又可能沉积 在其他位置。这样的三维存储器可能出现键合连接异常、产品不良或 使用可靠性等问题。


技术实现要素：

6.本技术的实施例提供了一种三维存储结构，该三维存储结构包括： 衬底，包括第一功能区和保护区，所述第一功能区的导电性能和所述 保护区的导电性能相同；第一导电通路，设置于所述衬底上且其顶面 暴露于所述三维存储结构的表面，所述第一导电通路与所述第一功能 区电连接；以及第二导电通路，设置于所述衬底上且其顶面暴露于所 述三维存储结构的表面，所述第二导电通路与所述保护区电连接。
7.在一个实施方式中，所述第一导电通路包括：第一导电结构，设 置于所述衬底上；第一垂直互连通道，设置于所述第一导电结构上并 通过所述第一导电结构与所述第一功能区电连接；所述第二导电通路 包括：第二导电结构，设置于所述衬底上；以及第二垂直互连通道， 设置于所述第二导电结构上并通过所述第二导电结构与所述保护区电 连接；其中，多个所述第二垂直互连通道被设置为围绕多个所述第一 垂直互连通道。
8.在一个实施方式中，所述第一导电结构包括：在背离所述衬底的 方向上依次设置的第一导电通道、下层触点、下层互连、上层触点和 上层互连；以及其中，至少两个所述第一垂直互连通道电连接至同一 个所述第一互连结构的上层互连。
9.在一个实施方式中，所述衬底还包括第二功能区，所述第二功能 区的电性能与所述第一功能区的电性能不同；所述三维存储结构还包 括：第三导电结构，设置于所述衬底上并与所述第二功能区电连接； 以及第三垂直互连通道，设置于所述第三导电结构上并与所述第三导 电结构电连接，其中，所述多个第二垂直互连通道位于所述多个第一 垂直互连通道和所述第三垂直互连通道之间。
10.在一个实施方式中，所述第一垂直互连通道的顶面的直径在 500nm至2000nm之间。
11.在一个实施方式中，所述第一垂直互连通道的材料包括铜。
12.在一个实施方式中，所述第一功能区包括p阱区；所述第一导电 结构与所述p阱区电连接。
13.在一个实施方式中，三维存储结构还包括：设置于所述第一垂直 互连通道和所述第一导电结构之间、并与所述第一垂直互连通道和所 述第一导电结构分别电连接的贯穿硅触点。
14.本技术实施例提供的三维存储结构，设置有与第一垂直互连通道 类似的第二垂直互连通道，实际上两个垂直互连通道的整体顶面面积 比第一垂直互连通道的顶面面积大，且在设置位置上第二垂直互连通 道可设置的更靠近外侧。通过由第二垂直互连通道分担电化学反应的 腐蚀量，以保证用于实现三维存储结构的预设功能的第一垂直互连通 道的可靠性。
15.此外，通过增大了与同一个导电结构电连接的至少一个第一垂直 互连通道的整体顶面面积，具体体现为通过增大了与同一个导电结构 电连接的至少一个第一垂直互连通道的整体顶面占第一区域的比例， 至少使得第一垂直互连通道在电化学腐蚀发生后所残留的部分增大。 尤其是避免了第一垂直互连通道出现大量大尺寸的凹坑，进而保证键 合的稳定并确保实现电连接。
附图说明
16.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本技术的其它特征、目的和优点将会变得更明显：
17.图1是背景技术的三维存储结构的顶面照片；
18.图2是根据本技术对比例的三维存储结构的适应性俯视图；
19.图3是根据本技术实施方式的三维存储结构的示意性俯视图；
20.图4是图3中a-a处的示意性剖视图；
21.图5是根据本技术另一实施方式的三维存储结构的示意性结构图；
22.图6是根据本技术实施方式的一种三维存储结构的示意性结构图；
23.图7是根据本技术实施方式的一种三维存储结构的示意性俯视图；
24.图8是根据本技术另一实施方式的三维存储结构的示意性结构图。
具体实施方式
25.为了更好地理解本技术，将参考附图对本技术的各个方面做出更 详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式 的描述，而非以任何方式限制本技术
的范围。在说明书全文中，相同 的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中 的一个或多个的任何和全部组合。
26.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一 个特征与另一个特征区分开来，而不表示对特征的任何限制。因此， 在不背离本技术的教导的情况下，下文中讨论的第一垂直互连通道也 可被称作第二垂直互连通道。反之亦然。
27.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形 状。附图仅为示例而并非严格按比例绘制。例如，第一垂直互连通道 顶面的直径与第三垂直互连通道的直径并非按照实际生产中的比例。 如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的 用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认 识到的、测量值或计算值中的固有偏差。
28.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或
ꢀ“
包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或 部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它 们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列 表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当 描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方 式”。并且，用语“示例性的”旨在指代示例或举例说明。
29.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术 语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应 理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应 被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应 以理想化或过于形式化的意义解释。
30.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例 中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否 则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而 可以任意顺序执行或并行地执行。
31.参考图2，其中示出了本技术的对比例的三维存储结构。进一步 地，图2所示的结构图可以是存储芯片的俯视图，也可以是外围电路 芯片的仰视图。示例性地，该三维存储结构包括阵列的多个第一垂直 互连通道41，以及位于这些第一垂直互连通道41外侧的第三垂直互 连通道42和虚拟垂直互连通道43。在一些情况下，第三垂直互连通 道42和虚拟垂直互连通道43在电化学反应中所具有的电位比第一垂 直互连通道41所具有的电位更高。
32.以存储芯片为例，第一垂直互连通道41可通过其背部的导电结构 (未示出)电连接至衬底(未示出)，例如连接至衬底的p阱区。由于 导电结构在平行于衬底的方向上可以具有偏折的形式，因此一个第一 垂直互连通道41与其所电连接的p阱区在投影方向上不一定重合。 示例性地，在本对比例中，第一垂直互连通道41与p阱区一一对应地 电连接。如图3所示，在芯片的顶面，一个第一垂直互连通道41占据 有与相邻结构区域不干涉的第一区域a1。由于多个第一垂直互连通道 41通常相邻地设置，因此这些第一垂直互连通道41整体可占据有低 电位区a。
33.在该对比例中，第一垂直互连通道41的顶面的直径大约为200nm。 进一步地，第一垂直互连通道41的面积与其所位于的第一区域a1的 面积的比例可小于或等于20％。该对比例的存储芯片可以与外围电路 芯片键合，第一垂直互连通道41与外围电路芯片的垂直
互连通道键 合。当一些第一垂直互连通道41被腐蚀有凹坑时，这些第一垂直互连 通道41的键合面积较小、电阻较大。
34.下面将参考附图并结合实施例来详细说明本技术。
35.参考图3和4，本技术提供一种三维存储结构，包括：衬底1、沟 道结构(未示出)、第一导电通路21和第二导电通路22。示例性地， 导电通路21～22设置在对应的至少一个沟道结构上。示例性地，第一 导电通路21可包括在背离衬底1方向上的第一导电通道211、下层触 点212、下层互连213、上层触点214、上层互连215、第一贯穿硅触 点31以及第一垂直互连通道41。第一导电通道211至上层互连215 用于构成第一导电结构210。第二导电通路22至少包括在背离衬底1 方向上设置的第二导电结构220、第二贯穿硅触点32以及第二垂直互 连通道44。
36.衬底1包括导电性能相同的第一功能区11和保护区13。在一些 实施方式中，设置于衬底上的沟道结构与第一功能区11电连接并可与 保护区13电隔绝。在另一些实施方式中，可以将第一功能区的面积相 比于现有的面积做大，进而相比于现有的第一功能区多出来的部分即 保护区，使得第二导电通路与第一功能区电连接。不过第二导电通路 通常不用于实现三维存储器的使用功能。
37.第一导电结构210和第二导电结构220也都设置在衬底上，对应 地与第一功能区11和保护区13电连接。进而设置于第一导电结构210 上的第一垂直互连通道41通过第一导电结构210与第一功能区11电 连接。第一垂直互连通道41用于发挥三维存储结构的功能。而设置于 23第二导电结构上的第二垂直互连通道44通过第二导电结构23与保 护区13电连接。第二垂直互连通道44可不用于实现该三维存储结构 的预设功能，但在电化学反应中与第一垂直互连通道41有近似的特 性。
38.本技术提供的三维存储结构中，多个第二垂直互连通道44设置在 第一垂直互连通道41的一侧。进一步地，多个第二垂直互连通道44 被配置为围绕第一垂直互连通道41。
39.参考图3，多个第一功能区11所对应的多个第一垂直互连通道41 可占据有低电位区a。示例性地，这些第一垂直互连通道41整体的顶 面面积与位于低电位区a之外的第二垂直互连通道44的顶面面积之 和大于低电位区a的面积的25％。
40.第二垂直互连通道44可作为第一垂直互连通道41的相邻结构， 第二垂直互连通道44可占据第二区域b1。第二区域c1与第一区域a1 不干涉，具体地，二者的边界可位于第一垂直互连通道41和第二垂直 互连通道44的中点处。示例性地，当第一垂直互连通道41和第二垂 直互连通道44的面积大小不同时，第一垂直互连通道41的中心与第 二垂直互连通道44的中心之间的中点可作为两个区域a1/b1的边界， 且此时第一垂直互连通道41的面积占比较大。在另一些实施例中，若 以第一垂直互连通道41与第二垂直互连通道44之间间隔的中点作为 两个区域a1/b1的边界，第一垂直互连通道41的面积占比通常也可在 25％以上。
41.在示例性实施方式中，多个第二区域b1设置为围绕第一区域a1。 具体地，多个第二区域b1形成的保护过渡区b可将多个第一区域a1 形成的低电位区a完全围绕。在电化学反应时，会在不同电性区域和 临界处产生电流并先刻蚀靠近边界处的金属。将多个第二垂直互连通 道44设置在第一垂直互连通道41的外侧，可以完全保护第一垂直互 连通道41。更大限度地由第二垂直互连通道44来承受电化学腐蚀， 进而更好地保护第一垂直互连通
道41。
42.本实施方式提供的三维存储结构通过设置第二垂直互连通道44 来保护第一垂直互连通道41，使得该三维存储结构具有更好的可靠性， 工作性能较好。
43.在示例性实施方式中，参考图5，衬底1还包括第二功能区12， 第二功能区12的电性能与第一功能区11的电性能不同。示例性地， 第二功能区12可以为n阱区。
44.三维存储结构还包括与第二功能区12电连接的第三导电通道23。 第三导电通道23可包括第三导电结构230和第三垂直互连通道42。 第三导电结构设置在衬底1上并与第二功能区12电连接。第三垂直互 连通道42通过第三导电结构230而与第二功能区12电连接。由于第 二功能区12的电性能与第一功能区11的电性能不同，因此第三垂直 互连通道42在电化学反应中的性能可能与第一垂直互连通道41不同。 本实施方式中可将至少一个第二垂直互连通道44设置在第一垂直互 连通道41和第三垂直互连通道42之间。
45.进一步地，每个第三垂直互连通道可在三维存储结构的面占据有 一个第三区域。第三区域与相邻结构所占据的区域例如第二区域不干 涉。本实施方式中，第三区域可不与第一区域相邻。
46.在一些实施方式中，保护过渡区b外侧还可设置有虚拟垂直互连 通道等结构。
47.在示例性实施方式中，第一垂直互连通道41的材料包括铜。进一 步地，各垂直互连通道41～44的材料都可包括铜。
48.示例性地，第一功能区也可以不是p阱区。根据现有的三维存储 结构或对比例的三维存储结构，衬底的不同功能区可对应至三维存储 结构顶面的不同区域。在复杂的制造工况下，一些区域中的垂直互连 通道更易被腐蚀。进而衬底中与这些垂直互连通道所电连接部分即可 视为第一功能区，这些垂直互连通道所在的导电通道即为第一导电通 道。
49.参考图5，在示例性实施方式中，三维存储结构还包括第二导电 通路22以及沟道结构(未示出)。同时衬底1还包括保护区13。其中， 第二导电通路22可包括第二导电结构220、第二垂直互连通道44。
50.沟道结构设置于衬底1上，第一功能区11通过衬底1的其他结构 而与沟道结构电连接，使得第一垂直互连通道41与沟道结构配合实现 三维存储结构的预设功能。而保护区13与第一功能区11的结构或材 料相同，例如也可以是p阱区，或者其他结构。但是保护区13在衬底 1中不与用于实现功能的沟道结构电连接。
51.第二垂直互连通道44设置于第二导电结构230上并通过第二导 电结构230与保护区13电连接。在示例性实施方式中，三维存储结构 还包括电连接地设置于第二垂直互连通道44和第二导电结构23之间 的第二贯穿硅触点32。
52.由于保护区13和第一功能区11的特性相同，使得第二垂直互连 通道44与第一垂直互连通道41在电化学反应过程中具有近似的特性。 进而通过第二垂直互连通道44来分担第一垂直互连通道41收到的腐 蚀，以使第一垂直互连通道41形态保持良好。
53.图6是根据本技术实施方式的三维存储结构示意性结构图。图7 是根据本技术实施方式的三维存储结构的俯视图。参考图6和图7， 本技术实施例提供的三维存储结构包括：衬底1和设置于衬底1的至 少一个第一导电通路21。第一导电通路21可包括第一导电结构210 以及至少一个第一垂直互连通道41。具体地，该三维存储结构包括存 储芯片或外围电路芯片，第一垂直互连通道41用于与相对的芯片的垂 直互连通道键合。
54.衬底1可包括单晶硅(si)、单晶锗(ge)、iii-v族化合物半导体 材料、ii-vi族化合物半导体材料或在本领域中已知的其它半导体材料 中的至少一种。衬底1的本体(未示出)上设置有各种电路结构，包 括第一功能区11。第一功能区11可以是p阱区，其用于形成位于衬 底1中的电路。示例性地，衬底1上设置有堆叠结构和贯穿堆叠结构 并延伸至衬底1中的沟道结构(未示出)。第一功能区11可用于形成 电连接至沟道结构的cmos或用于电连接至沟道结构，第一功能区11 也可用于实现该三维存储结构的其他预设功能。
55.第一导电结构210设置于衬底1上并与第一功能区11电连接。在 示例性实施方式中，第一导电结构210包括：在背离衬底1的方向上 依次设置的第一导电通道211、下层触点212、下层互连213、上层触 点214和上层互连215。具体地，堆叠结构上可设置有互连结构层， 进而第一导电通道211可贯穿堆叠机构，而下层触点212、下层互连 213、上层触点214和上层互连215位于互连结构层。在互连结构层 中，下层互连213和上层互连215可沿平行于衬底1的方向上延伸， 使得上层互连215的可用作电连接区的顶部与第一功能区11在平行 于衬底1的方向上可能错位。
56.在示例性实施方式中，三维存储结构还包括第一贯穿硅触点31 (tsc)。第一贯穿硅触点31设置于第一垂直互连通道41和第一导电 结构210之间，并与第一垂直互连通道41和第一导电结构210分别电 连接。具体地，第一贯穿硅触点31设置于上层互连结构215上。示例 性地，第一垂直互连通道41顶面的直径与第一贯穿硅触点31的直径 的比大于3。在示例性地实施方式中，第一垂直互连通道41的直径大 于500nm。示例性地，第一垂直互连通道41的直径小于2000nm或小 于1000nm。
57.第一垂直互连通道41设置于第一导电结构210上并与第一导电 结构210电连接。示例性地，一个第一导电结构210电连接至少一个 第一垂直互连通道41。
58.在示例性实施方式中，参考图7，第一垂直互连通道41所占据的 第一区域a1可大致呈矩形。多个第一垂直互连通道41可大致呈矩形 阵列。示例性地，三维存储结构顶部还包括第三垂直互连通道42。第 三垂直互连通道42的材料和第一垂直互连通道41的材料可相同，但 是在电化学反应时不腐蚀或者腐蚀速率低于第一垂直互连通道41。第 三垂直互连通道42在三维存储结构中的作用与第一垂直互连通道41 不同，其可电连接至例如n阱区。每个第三垂直互连通道42也可占 据有一个第二区域b1。
59.对于一个第一垂直互连通道41而言，其相邻结构可以是另一个第 一垂直互连通道41，也可以是第三垂直互连通道42，还可以是其他的 一些结构。对于一个第一区域a1而言，其相邻结构区域可以是另一个 第一区域a1，也可以是第二区域b1，或者是其他结构所占据的区域。 在三维存储结构中每一个导电结构210电连接的位于顶部的至少一个 垂直互连通道可对应占据一个区域，该区域与导电结构不一定在同一 个投影位置，例如可能错位。
60.示例性地，可以将相邻两个垂直互连通道41/42之间的中点作为 二者各自占据的区域a1/b1的边界位置，例如可以将相邻两个第一垂 直互连通道41之间的中点作为第一区域a1的部分边界的位置。每个 区域a1/b1都可与其相邻的区域互为边界。一个第一导电结构210电 连接的至少一个第一垂直互连通道41的顶面面积与第一区域a1的面 积的比值不小于25％。
61.在第一导电结构210所电连接的衬底1，具体地如第一功能区11 例如p阱区的构造
无变化时，第一垂直互连通道41的设置位置及其 所占据的第一区域a1可以设计到不同的位置或者设计有不同的形态。 例如多个第一垂直互连通道41按蜂窝状布置时，每个第一垂直互连通 道41所占据的与相邻结构区域不干涉的第一区域a1可为六边形。
62.这些第一垂直互连通道41的第一区域a1还可形成为低电位区a。 高电位垂直互连通道42位于低电位区a的外侧。至少两个第一导电 结构210所电连接的至少两个第一垂直互连通道41的整体顶面面积 与低电位区a的面积的比值也可不小于25％，例如面积比为35％。
63.本技术实施方式提供的三维存储结构顶面用于与另一个芯片结合， 三维存储结构与该芯片之间至少通过第一垂直互连通道电连接以实现 预设功能。通过增大一个第一功能区所电连接的至少一个第一垂直互 连通道的暴露于三维存储结构顶面的面积，例如使该面积与这些第一 垂直互连通道所占据的第一区域的面积之比不小于25％，使得这些第 一垂直互连通道在电化学反应时具有更大的窗口以克服材料丢失所造 成的凹坑。进而该三维存储结构与另一个芯片结合时，能够确保相对 应的一对垂直互连通道(其中包含第一垂直互连通道)电连接。
64.参考图8，其中示例性地示出根据本技术一个实施方式的三维存 储结构。该三维存储结构包括：衬底1和设置于衬底1的至少一个第 一导电通路21。第一导电通路21可包括第一导电结构210以及至少 两个第一垂直互连通道41。
65.衬底1可包括本体(未示出)和第一功能区11。第一功能区11可 以是p阱区。第一导电结构210包括在背离衬底1的方向上依次设置 的第一导电通道211、下层触点212、下层互连213、上层触点214以 及上层互连215。其中，上层互连215在平行于衬底1的方向上延伸 一定长度，使得至少两个第一垂直互连通道41电连接至该上层互连 215。示例性地，每个第一垂直互连通道41通过第一贯穿硅触点31电 连接至上层互连215。
66.示例性地，至少两个第一垂直互连通道41中的一部分用于实现三 维存储结构的使用功能，另一部分在电路中可以是空置的。空置的这 些第一垂直互连通道可设置于实际使用的第一垂直互连通道的外侧。
67.示例性地，第一功能区11通过第一导电结构210而与至少两个第 一垂直互连通道41电连接，这些第一垂直互连通道41占据有一个第 一区域。示例性地，每个第一垂直互连通道41与该第一区域的面积比 可不大于20％，而两个第一垂直互连通道41整体的顶面面积与第一 区域的面积比大于或等于25％，例如30％。在另一些实施方式中，这 两个第一垂直互连通道41中的一个也可占有第一区域的20％甚至25％ 以上的面积。
68.本实施方式提供的三维存储结构，可在现有的第一垂直互连通道 之外添加一个电连接至同一上层互连的另外至少一个第一垂直互连通 道。通过附加的第一垂直互连通道来分担电化学反应时的腐蚀，可保 证该三维存储结构与其他芯片连接时，该第一导电结构能够良好地电 连接至该芯片，进而p阱区(第一功能区)能够良好地实现预设功能。 通过将空置的这些第一垂直互连通道设置于外侧，可更好地牺牲这些 空置的第一垂直互连通道。进一步地，可以通过控制第一功能区所对 应的至少两个第一垂直互连通道与第一区域的面积比，进一步提高三 维存储结构的可靠性。
69.在示例性实施方式中，衬底还包括电性能与第一功能区的电性能 不同的第二功能区。三维存储结构还包括：设置于衬底上的第三导电 结构以及设置于第三导电结构上的
第三垂直互连通道。示例性地，第 三垂直互连通道与第三导电结构之间还可设置有与二者电连接的第三 贯穿硅触点。具体地，第二区域位于第一区域和第三垂直互连通道所 占据的第三区域之间。
70.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说 明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限 于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离 所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合 而形成的其它技术方案。例如上述特征与本技术中的(但不限于)具有 类似功能的技术特征进行互相替换而形成的技术方案。