存储器件的制作方法

存储器件
1.相关申请的交叉引用
2.本技术要求于2020年10月14日在韩国知识产权局提交的韩国专利申请no.10-2020-0132575的优先权，其公开内容通过引用整体并入本文。
技术领域
3.本公开涉及存储器件。


背景技术：

4.最近的存储器件需要具有高集成度和高速度，以便在短时间内处理更多的数据。存储器件速度的提高可以主要通过降低金属线的电阻来实现。然而，由寄生电容器引起的rc延迟可能导致在提高存储器件的速度方面的限制。因此，已经提出了一种使用去耦电容器来减小寄生电容的方法，作为减小与rc延迟相关联的耦合噪声的方法。然而，结构问题使得难以形成大容量去耦电容器。因此，需要一种基本的解决方案来降低耦合噪声。


技术实现要素：

5.示例实施例提供了一种包括存储单元区域的存储器件，在该存储单元区域中，面向下金属线的公共源极线的下表面不是平面的。使用存储器件可以减小公共源极线与用于传输重要信号的金属线之间的耦合电容。此外，示例实施例提供了一种具有提高的性能的存储器件。
6.根据示例实施例，存储器件包括：存储单元区域，所述存储单元区域包括第一半导体衬底、在所述第一半导体衬底上彼此间隔开地沿垂直于所述第一半导体衬底的上表面的第一方向堆叠的栅电极、以及穿透所述栅电极并电连接至所述第一半导体衬底的沟道结构；以及外围电路区域，所述外围电路区域包括设置在所述存储单元区域下方的第二半导体衬底，以及设置在所述第二半导体衬底上方的第一高度处以在平行于所述第二半导体衬底的上表面的第二方向上延伸的多条上金属线。所述第一半导体衬底包括第一区域和第二区域，在所述第一区域中所述第一半导体衬底的下表面与所述多条上金属线中的第一上金属线的上表面之间的第一距离具有第一值，在所述第二区域中所述第一半导体衬底的所述下表面与所述多条上金属线中的第二上金属线的上表面之间的第二距离具有第二值，所述第二值小于所述第一值。所述第一上金属线设置在所述第一区域下方，并且所述第二上金属线设置在所述第二区域下方，并且至少一条所述第一上金属线被配置为传输用于操作所述存储单元区域和所述外围电路区域的参考电压。
7.根据示例实施例，存储器件包括：存储单元区域，所述存储单元区域包括第一半导体衬底、在所述第一半导体衬底上彼此间隔开地沿垂直于所述第一半导体衬底的上表面的第一方向堆叠的栅电极、以及穿透所述栅电极并设置在所述第一半导体衬底的凹陷部分中的沟道结构；以及外围电路区域，所述外围电路区域包括设置在所述存储单元区域下方的第二半导体衬底、设置在所述第二半导体衬底上方的预定高度处以在平行于所述第二半导
体衬底的上表面的第二方向上延伸的多条下金属线、以及设置在所述多条下金属线与所述第一半导体衬底之间以在平行于所述第二半导体衬底的上表面并垂直于所述第二方向的第三方向上延伸的多条上金属线。所述第一半导体衬底包括第一区域和第二区域，在所述第一区域中所述第一半导体衬底的下表面与所述多条上金属线中的第一上金属线的上表面之间的第一距离具有第一值，在所述第二区域中所述第一半导体衬底的所述下表面与所述多条上金属线中的第二上金属线的上表面之间的第二距离具有第二值，所述第二值小于所述第一值。所述第一上金属线和所述第二上金属线可以相对于所述第二半导体衬底的顶表面处于相同的高度处。所述第一区域和所述第二区域在所述第三方向上交替地设置。
8.根据示例实施例，存储器件包括：第一半导体衬底，所述第一半导体衬底包括具有第一厚度的第一区域和具有大于所述第一厚度的第二厚度的第二区域；第二半导体衬底，所述第二半导体衬底设置在所述第一半导体衬底下方，以在垂直于所述第一半导体衬底的上表面的第一方向上与所述第一半导体衬底交叠；多条金属线，所述多条金属线设置在所述第一半导体衬底与所述第二半导体衬底之间，以在平行于所述第二半导体衬底的上表面的方向上延伸，并且包括第一金属线，所述第一金属线被配置为使得带隙参考信号通过所述第一金属线传输；栅电极，所述栅电极在所述第一半导体衬底上彼此间隔开地沿所述第一方向堆叠；绝缘层，所述绝缘层与所述栅电极交替地堆叠；以及沟道结构，所述沟道结构穿透所述栅电极和所述绝缘层并设置在所述第一半导体衬底的凹陷部分中。所述第一金属线设置在所述第一区域下方。
附图说明
9.结合附图，从以下详细描述中，将更清楚地理解本公开的上述和其他方面、特征和优点。
10.图1是根据示例实施例的存储器件的框图。
11.图2是示出根据示例实施例的可应用于存储器件的3d v-nand结构的视图。
12.图3是根据示例实施例的存储器件的横截面视图。
13.图4a至图4d是示出根据示例实施例的降低存储器件中的耦合噪声的方法的视图。
14.图5是根据示例实施例的存储器件的横截面视图。
15.图6是示出根据示例实施例的调整存储器件中的耦合电容的方法的视图。
16.图7至图11是根据示例实施例的存储器件的横截面视图。
17.图12和图13分别是根据图11所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
18.图14是根据示例实施例的存储器件的横截面视图。
19.图15和图16分别是根据图14所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
20.图17是根据示例实施例的存储器件的横截面视图。
21.图18和图19分别是根据图17所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
22.图20和图21分别是根据图17所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
具体实施方式
23.在下文中，将参考附图描述示例实施例。
24.图1是根据示例实施例的存储器件的框图。
25.参考图1，存储器件1可以包括控制逻辑电路20、存储单元阵列30、页面缓冲单元40、电压发生器50和行译码器60。尽管在图1中未示出，但是存储器件1还可以包括存储器接口电路，并且还可以包括列逻辑、预译码器、温度传感器、命令译码器、地址译码器等。
26.控制逻辑电路20通常可以控制存储器件1中的各种操作。控制逻辑电路20可以响应于来自存储器接口电路的命令cmd和/或地址addr来输出各种控制信号。作为示例，控制逻辑电路20可以输出电压控制信号ctrl_vol、行地址x-addr和列地址y-addr。
27.存储单元阵列30可以包括多个存储块blk1至blkz(其中z是正整数)。多个存储块blk1至blkz中的每一者可以包括多个存储单元。存储单元阵列30可以通过位线bl连接至页面缓冲单元40，并且可以通过字线wl、串选择线ssl和接地选择线gsl连接至行译码器60。
28.在示例实施例中，存储单元阵列30可以包括三维存储单元阵列，并且三维存储单元阵列可以包括多个存储单元串。每个存储单元串可以包括分别连接至垂直地堆叠在衬底上的字线的存储单元。美国专利no.7,679,133、美国专利no.8,553,466、美国专利no.8,654,587、美国专利no.8,559,235和美国专利公开no.2011/0233648通过引用并入本文。在示例实施例中，存储单元阵列30可以包括二维存储单元阵列，并且二维存储单元阵列可以包括在行和列方向上排列的多个存储单元串。
29.为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下”、“上方”、“上”、“垂直”、“水平”等的空间相对术语来描述位置关系。应当理解的是，除了图中所示的方向之外，空间相对术语还包括设备的不同方向。
30.页面缓冲单元40可以包括多个页面缓冲器pb1至pbn(其中n是3或更大的整数)，并且多个页面缓冲器pb1至pbn可以分别通过多条位线bl连接至存储单元。页面缓冲单元40可以响应于列地址y-addr来选择至少一条位线bl。根据操作模式，页面缓冲单元40可以作为写入驱动器或读出放大器来操作。例如，页面缓冲单元40可以在编程操作期间将与要被编程的数据相对应的位线电压施加到选定位线。页面缓冲单元40可以在读取操作期间感测选定位线上的电流或电压，以感测存储在存储单元中的数据。
31.电压发生器50可以基于电压控制信号ctrl_vol生成用于执行编程、读取和擦除操作的各种电压。例如，电压发生器50可以生成作为字线电压vwl的编程电压、读取电压、编程验证电压或擦除电压等。
32.响应于行地址x-addr，行译码器60可以选择多条字线wl之一，并且可以选择多条串选择线ssl之一。例如，行译码器60可以在编程操作期间向选定字线施加编程电压和编程验证电压，并且可以在读取操作期间向选定字线施加读取电压。
33.图2是示出根据示例实施例的可应用于存储器件的3d v-nand结构的视图。
34.当存储器件的存储模块被实现为3d v-nand闪存时，构成存储模块的多个存储块中的每一者可以由等效电路来表示，如图2所示。
35.图2所示的存储块blki表示具有形成在衬底上的三维结构的三维存储块。例如，包括在存储块blki中的多个存储单元串可以在垂直于衬底的方向上形成。
36.参考图2，存储块blki可以包括连接在位线bl1、bl2和bl3与公共源极线csl之间的
多个存储单元串ns11至ns33。多个存储单元串ns11至ns33中的每一者可以包括串选择晶体管sst、多个存储单元mc1、mc2、
……
、和mc8、以及接地选择晶体管gst。在图2中，多个存储单元串ns11至ns33中的每一者被示出为包括串联连接的八个存储单元mc1、mc2、
……
、和mc8，但是本公开不限于此。
37.串选择晶体管sst可以连接至相应的串选择线ssl1、ssl2和ssl3。多个存储单元mc1、mc2、
……
、和mc8可以分别连接至相应的栅极线gtl1、gtl2、
……
、和gtl8。栅极线gtl1、gtl2、
……
、和gtl8可以对应于字线，并且一些栅极线gtl1、gtl2、
……
、和gtl8可以对应于虚设字线。接地选择晶体管gst可以连接至相应的接地选择线gsl1、gsl2和gsl3。串选择晶体管sst可以连接至相应的位线bl1、bl2和bl3，并且接地选择晶体管gst可以连接至公共源极线csl。在根据示例实施例的存储器件中，公共源极线csl可以彼此连接。因此，公共源极线csl可以以板的形式形成在存储块blki下方。例如，公共源极线csl可以是例如在图2和图3所示的x和y方向上水平延伸的导体图案/层和/或半导体图案/层。作为示例，公共源极线csl可以包括或者是公共源极线板pcsl。
38.具有相同高度的栅极线(例如，gtl1)可以共同连接，并且接地选择线gsl1、gsl2和gsl3以及串选择线ssl1、ssl2和ssl3可以彼此分离。在图2中，存储块blki被示出为连接至八条栅极线gtl1、gtl2、
……
、和gtl8以及三条位线bl1、bl2、bl3，但是本公开不限于此。
39.图3是根据示例实施例的存储器件的横截面视图。
40.参考图3，存储器件100可以包括存储数据的存储单元区域cell，以及设置在存储单元区域cell下方的外围电路区域peri。
41.在图3所示的存储器件100中，存储单元区域cell可以包括第一半导体衬底101、多个绝缘层120、多个栅电极130、第一导电层104、第二导电层105、沟道结构ch和分隔区sr。
42.在根据示例实施例的存储器件100中，第一半导体衬底101可以具有在x方向和y方向上延伸的上表面。作为示例，垂直于第一半导体衬底101的上表面的方向(例如，z方向)可以被定义为第一方向，并且平行于第一半导体衬底101的上表面的方向(例如，y方向和x方向)可以分别被定义为第二方向和第三方向。第一半导体衬底101可以包括诸如iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体的半导体材料，或者由诸如iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体的半导体材料形成。例如，iv族半导体可以包括硅、锗或硅锗，或者为硅、锗或硅锗。然而，第一半导体衬底101的配置不限于此，并且第一半导体衬底101可以被设置为外延层、绝缘体上硅(soi)层或绝缘体上半导体(seoi)层。
43.根据示例实施例的存储器件100可以包括在垂直于第一半导体衬底101的上表面的第一方向(例如，z方向)上交替堆叠的绝缘层120和栅电极130。例如，绝缘层120可以彼此垂直和/或水平地间隔开。栅电极130可以彼此垂直和/或水平地间隔开。绝缘层120和栅电极130可以在垂直方向上交替地堆叠。绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料，或者由诸如氧化硅或氮化硅的绝缘材料形成。例如，在绝缘层120当中，最上面的绝缘层可以具有比其他绝缘层120大的厚度。栅电极130可以在第一半导体衬底101的至少一个区域中延伸不同的长度。
44.在根据示例实施例的存储器件100中，栅电极130可以包括至少一个下栅电极、至少一个上栅电极以及位于下栅电极与上栅电极之间的中间栅电极。参考图2和图3所示的存储块blki，下栅电极可以对应于接地选择线gsl1、gsl2和gsl3，并且上栅电极可以对应于串
选择线ssl1、ssl2和ssl3。例如，接地选择线gsl1、gsl2、gsl3可以连接至接地选择晶体管gst的栅电极，并且串选择线ssl1、ssl2、ssl3可以连接至串选择晶体管sst的栅电极。
45.至少一些中间栅电极可以对应于图2所示的栅极线gtl1、gtl2、
……
、和gtl8。另一方面，一些中间栅电极可以是虚设栅电极。例如，根据示例实施例，中间栅电极的数目可以根据存储器件100的容量来确定。
46.每个栅电极130可以包括第一栅极层130a和第二栅极层130b。作为示例，第一栅极层130a可以包括以下至少一种或由以下至少一种形成：氮化钨(wn)、氮化钽(tan)、氮化钛(tin)或它们的组合。例如，第二栅极层130b可以包括诸如钨(w)的金属材料或者由诸如钨(w)的金属材料形成。然而，栅电极130的配置不限于此，并且栅电极130可以包括三层或更多层，并且可以包括多晶硅或金属硅化物材料。
47.第一导电层104和第二导电层105可以顺序地堆叠在第一半导体衬底101的上表面上。根据示例实施例，第一半导体衬底101的至少一部分、第一导电层104和第二导电层105可以用作存储器件100中的公共源极线，并且可以对应于图2所示的公共源极线csl。如上所述，第一导电层104和第二导电层105可以是板形(例如，水平和/或二维延伸)导电层，并且可以设置在绝缘层120和/或栅电极130与第一半导体衬底101之间。第一导电层104和第二导电层105可以包括半导体材料或者由半导体材料形成。作为示例，第一导电层104和第二导电层105可以包括多晶硅。例如，至少第一导电层104可以掺杂有杂质，并且第二导电层105可以掺杂有杂质，或者可以包括从第一导电层104扩散的杂质。第一半导体衬底101、第一导电层104和第二导电层105可以共同构成公共源极线。然而，公共源极线的配置不限于图3所示的配置，并且根据示例实施例存储单元区域cell还可以包括与公共源极线相邻的绝缘层和/或附加导电层。
48.在根据示例实施例的存储器件100中，每个沟道结构ch可以在第一方向上延伸，并且可以被设置为穿透栅电极130和绝缘层120。然而，这仅仅是示例，并且不限于图3所示的示例，并且沟道结构ch可以被设置为穿透第一半导体衬底101的至少一部分。例如，沟道结构ch可以设置在第一半导体衬底101的凹陷部分处。沟道结构ch可以以行和列设置在第一半导体衬底101上，以在平行于第一半导体衬底101的上表面的方向上彼此间隔开。每个沟道结构ch可以具有垂直于第一半导体衬底101的上表面的侧表面，或者可以是根据纵横比在朝向/接近第一半导体衬底101的方向上向下变窄的具有倾斜侧的柱的形式。
49.在根据示例实施例的存储器件100中，每个沟道结构ch可以包括沟道层145、沟道绝缘层150和焊盘层155。作为示例，每个沟道结构ch还可以包括栅极介电层140，栅极介电层140包括设置在沟道层145与栅电极130之间以捕获电荷的多个层。在沟道结构ch中，沟道层145可以形成为具有围绕设置在其中的沟道绝缘层150的环形形状。然而，根据示例实施例，沟道层145可以具有诸如圆柱形或棱柱形的柱状形状，而没有沟道绝缘层150。栅极介电层140的一部分可以从每个沟道结构ch的下端去除，并且沟道层145可以在去除区域中电连接至和/或接触第一导电层104。
50.应当理解的是，当一个元件被称为“连接”或“耦接”至另一个元件或位于另一个元件“上”时，它能够直接连接或耦接至另一个元件或位于另一个元件上，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一个元件，或者被称为“接触”或与另一个元件“接触”时，在接触点处不存在中间元件。
51.在根据示例实施例的存储器件100中，沟道层145可以包括诸如多晶硅或单晶硅的半导体材料。包括在沟道层145中的半导体材料可以不掺杂杂质，或者可以掺杂p型杂质或n型杂质。基于杂质浓度和/或制造方法，沟道层145可以被分成多个区域。参考图2和图3所示的存储块blki，在存储器件100中，单个存储单元串ns11、ns12或ns13可以围绕沟道层145形成/配置，并且多个存储单元串ns11至ns33可以在x方向和y方向上以行和列布置。
52.在根据示例实施例的存储器件100中，分隔区sr可以在第一方向上延伸，并且可以穿透交替地堆叠的栅电极130和绝缘层120。分隔区sr可以在平行于第一半导体衬底101的上表面的第二方向(例如，y方向)上延伸。分隔区sr可以包括绝缘材料或者由绝缘材料形成。作为示例，分隔区sr可以包括氧化硅等或者由氧化硅等形成。作为示例，栅电极130可以被设置为在第三方向(例如，x方向)上被分隔区sr分隔开。设置在多个分隔区sr之间的栅电极130可以构成单个存储块。然而，这仅仅是示例，并且一个存储块的定义不限于此。
53.存储器件100的存储单元区域cell还可以包括第一层间绝缘层160、第二层间绝缘层165、电连接至沟道结构ch的接触插塞170以及电连接至接触插塞170的位线180。作为示例，第一层间绝缘层160和第二层间绝缘层165可以覆盖绝缘层120和栅电极130，并且可以包括诸如氧化硅的绝缘材料或者由诸如氧化硅的绝缘材料形成。接触插塞170可以穿透第一层间绝缘层160和第二层间绝缘层165，以将设置在第二层间绝缘层165上的位线180和沟道结构ch彼此电连接。图3所示的位线180可以对应于图1的电路图中所示的位线bl1、bl2和bl3。
54.根据实施例的存储器件100可以通过形成外围电路区域peri，然后在外围电路区域peri上形成存储单元区域cell的第一半导体衬底101来制造。第一半导体衬底101可以具有与外围电路区域peri的第二半导体衬底102相同的尺寸，或者可以形成为具有比第二半导体衬底102小的尺寸。
55.外围电路区域peri可以包括第二半导体衬底102、设置在第二半导体衬底102上并驱动存储单元的电路元件、电路接触插塞以及多条金属线lm1和lm2。作为示例，外围电路区域peri中包括的电路元件可以包括平面晶体管。每个电路元件可以包括电路栅极介电层、间隔物层和电路栅电极，并且源极/漏极区可以设置在第二半导体衬底102中与电路栅电极相邻的相对侧。
56.在根据本公开的存储器件100中，多条金属线lm1和lm2可以包括上金属线lm2和下金属线lm1。多条金属线lm1和lm2是设置在存储单元下方的金属线，并且可以与设置在存储单元上方的金属线区分开。根据示例实施例，在设置在存储单元下方的多条金属线lm1和lm2当中，设置为靠近存储单元的金属线可以被定义为上金属线lm2，并且设置为远离存储单元的金属线可以被定义为下金属线lm1。作为示例，上金属线lm2可以设置在第二半导体衬底102上方的第一高度处，并且下金属线lm1可以设置在第二半导体衬底102上方低于第一高度的第二高度处。上金属线lm2和下金属线lm1可以在彼此垂直的各个方向上延伸。作为示例，多条金属线lm1和lm2中的至少一些金属线可以在平行于第一半导体衬底101和第二半导体衬底102的第二方向上延伸。另一方面，多条金属线lm1和lm2中的剩余金属线可以在平行于第一半导体衬底101和第二半导体衬底102并且垂直于第二方向的第三方向上延伸。然而，这仅是示例，并且多条金属线lm1和lm2的布置和形状不限于上述和/或图3所示的那些。根据示例实施例，多条金属线lm1和lm2可以仅包括下金属线lm1，或者还可以包括设
置在除第一高度和第二高度之外的第三高度处的另一金属线。作为示例，存储器件100还可以包括设置在低于第二高度的第三高度处的另一金属线，并且该另一金属线可以包括用作引脚的金属结构。例如，引脚可以是被配置为连接至外部器件的端子。存储器件100还可以包括设置在不同高度处的多个金属层。然而，这仅仅是示例，并且设置了多条金属线的高度和多条金属线的结构不限于上述的那些或者多条金属线lm1和lm2的那些。
57.存储单元区域cell和外围电路区域peri可以在未示出的区域中彼此连接。例如，在根据示例实施例的存储器件100中，外围电路区域peri可以通过连接部分电连接至存储单元区域cell。根据示例实施例，存储单元区域cell可以通过连接部分和多条金属线电连接至外围电路区域peri的电路元件。作为示例，连接部分可以是通孔通路(thv)。作为示例，连接部分可以在垂直于第一半导体衬底101和第二半导体衬底102的第一方向上延伸穿过设置在第一半导体衬底101的侧表面上的空间。然而，这仅仅是示例，并且本公开不限于此。连接部分的延伸长度可以根据包括第一半导体衬底101、第一导电层104和第二导电层105或由第一半导体衬底101、第一导电层104和第二导电层105形成的公共源极线的上表面的高度而变化。作为示例，随着公共源极线的上表面的高度增加，连接部分的长度可以增加。
58.图4a至图4d是示出根据示例实施例的降低存储器件中的耦合噪声的方法的视图。
59.图4a是图3所示的区域100a的示意性放大图，并且图4b至图4d可以是示出图4a所示的存储器件的一部分的替代结构的视图，以降低耦合电容。
60.参考图4a，包括在存储单元区域中的公共源极线csl和包括在外围电路区域中的多条上金属线lm2可以包括导电材料。公共源极线csl可以是板形(例如，在x方向和y方向上水平延伸)的形式，以具有整体覆盖多条上金属线lm2的形状。因此，在公共源极线csl与多条上金属线lm2之间可以形成耦合电容。因此，当在存储器件的操作期间高电压被施加到公共源极线csl并且信号被传输到多条上金属线lm2时，耦合电容可能影响施加到多条上金属线lm2的信号，从而产生耦合噪声。由于在存储器件的操作期间产生的耦合噪声，包括存储器件的半导体芯片在执行正常操作时可能会遇到困难。
61.图4a至图4d所示的多条上金属线lm2可以是设置在存储单元下方的包含金属线的层当中的最上层中的金属线。例如，多条上金属线lm2可以设置在外围电路区域中包括的第二半导体衬底102的上表面上方/之上的第一高度处。多条下金属线lm1可以是设置在比设置了多条上金属线lm2的第一高度低的第二高度处的金属线。
62.参考图4b，针对根据示例实施例的存储器件，为了降低耦合噪声，多条上金属线lm2可以不用于重要/敏感信号，因为上金属线lm2可能受到耦合电容的影响。作为示例，可以使用多条下金属线lm1而不是多条上金属线lm2来传输重要/敏感信号。因此，公共源极线csl与传输重要/敏感信号的下金属线lm1之间的距离可以增加，并且耦合电容的大小可以减小。因此，可以降低耦合噪声以提高存储器件的操作稳定性。
63.施加到多条金属线lm1和lm2的信号可以包括第一信号和不同于第一信号的第二信号。作为示例，第一信号可以是受耦合电容影响相对较大的重要/敏感信号。作为示例，根据示例实施例，第一信号可以包括用于操作存储器件的参考电压。作为示例，包括在第一信号中的参考电压可以包括带隙参考(bgr)信号。bgr信号可以对应于施加参考电压的第一信号/操作。因此，由第一信号中的耦合电容产生的耦合噪声可以通过放大器放大，并且可以比由第二信号中的耦合电容产生的耦合噪声相对更重要/敏感。
64.然而，当使用图4b所示的方法解决耦合噪声问题时，多条上金属线lm2可能无法使用。因此，布局的自由度可能降低。
65.参考图4c，针对根据示例实施例的存储器件，为了降低耦合噪声，可以移动公共源极线csl以及多条上金属线lm2中的至少一条上金属线以增加它们之间的距离。因此，可以降低耦合电容和耦合噪声的大小，以提高存储器件的操作稳定性。
66.然而，当使用图4c所示的方法时，随着连接部分thv的长度增加，连接部分thv的电阻与相对连接部分thv之间的耦合电阻可能增加，并且形成连接部分thv的工艺的难度可能增加。
67.参考图4d，针对根据示例实施例的存储器件，为了降低耦合噪声，同时解决在图4c中出现的增加连接部分thv的长度的问题，可以减小公共源极线csl的厚度。因此，公共源极线csl与多条上金属线lm2之间的距离可以增加，同时保持连接部分thv的长度，并且耦合电容和耦合噪声的大小可以减小。
68.然而，当使用图4d所示的方法时，随着公共源极线csl的厚度减小，公共源极线csl的电阻可能增加。然而，公共源极线csl的电阻大小可能与包括存储器件的半导体芯片的性能直接相关。因此，可能需要一种方法来降低耦合电容和耦合噪声的大小，同时保持公共源极线csl的电阻的大小。
69.图5是根据示例实施例的存储器件的横截面视图。
70.参考图5，根据示例实施例的存储器件200可以包括分别对应于图3所示的存储器件100的组件的组件。作为示例，根据示例实施例的存储器件200的存储单元区域cell可以包括第一半导体衬底201、多个绝缘层220、多个栅电极230、第一导电层204、第二导电层205、沟道结构ch和分隔区sr。此外，存储器件200的外围电路区域peri可以包括第二半导体衬底202、设置在第二半导体衬底202上的电路元件、电路接触插塞以及多条金属线lm1和lm2。
71.与图3所示的存储器件100不同，根据示例实施例的存储器件200可以包括具有弯曲的下表面或者具有凹凸表面的板状的第一半导体衬底201。作为示例，第一半导体衬底201可以与第一导电层204和第二导电层205一起用作公共源极线。参考图3和图5，存储器件100中的公共源极线的下表面可以对应于图5所示的存储器件200中的公共源极线的参考线rl。如上所述，第一半导体衬底101、第一导电层104和第二导电层105可以被定义为公共源极线。
72.作为示例，存储器件200中包括的第一半导体衬底201的凹凸底表面可以由外围电路区域peri中的层间绝缘层形成。例如，第一半导体衬底201的厚度可以通过蚀刻外围电路区域peri的层间绝缘层的一部分并在层间绝缘层的蚀刻表面上形成第一半导体衬底201来调节。然而，这仅仅是示例，并且本公开不限于此。作为示例，第一半导体衬底201可以包括在第一方向上具有第一厚度z1的第一区域，以及具有大于第一厚度z1的第二厚度z2的第二区域。
73.在根据示例实施例的存储器件200中，第一区域和第二区域可以在平行于第一半导体衬底201和第二半导体衬底202的第三方向(例如，x方向)上交替地设置。在包括具有不同厚度的多个区域的第一半导体衬底201中，第一区域可以被设置为减小其与其下设置的多条金属线lm1和lm2的耦合电容。另一方面，第二区域可以被设置为保持第一半导体衬底
201的总电阻。例如，第一半导体衬底201的第一区域和第二区域的厚度可以通过第一半导体衬底201的目标电阻值来调整。作为示例，在图3所示的存储器件100中，当第一半导体衬底101的下表面设置在参考线rl(假想线)上时，目标电阻值可以是第一半导体衬底101的电阻值。作为示例，在根据示例实施例的存储器件200中，第一半导体衬底201可以包括具有多个区域的下表面，每个区域具有形成为高于或低于虚拟的参考线rl的下表面。
74.在图5所示的存储器件200中，至少两条上金属线lm2可以设置在第一区域和与第一区域相邻的另一第一区域下方。然而，这仅仅是示例，并且本公开不限于此，根据示例实施例，第一半导体衬底201和多条上金属线lm2可以以各种方式设置。
75.图6是示出根据示例实施例的调整存储器件中的耦合电容的方法的视图。
76.图6是图5所示的区域200a的示意性放大图。作为示例，根据示例实施例的存储器件200可以包括具有台阶状/弯曲状下表面的公共源极线csl。公共源极线csl的下表面的弯曲度可以基于与图4a所示的公共源极线csl的平面下表面相对应的参考线rl来限定。公共源极线csl的下表面的弯曲程度和/或台阶深度可以根据要被减小的耦合电容来确定。作为示例，在传输重要/敏感信号的上金属线lm2与公共源极线csl之间形成的耦合电容应当减小和/或保持在某个水平或更低，使得重要/敏感信号的耦合噪声保持在预定水平或更低。作为示例，需要进一步确保上金属线lm2与公共源极线csl之间的空间以显著降低耦合电容，导致弯曲程度(例如，突起的高度或凹陷的深度)增加。
77.在图6所示的存储器件200的放大区域200a中，基于参考线rl，第一区域中的公共源极线csl的厚度可以是a-a'，并且第二区域中的公共源极线csl的厚度可以是a+a'。在平行于参考线rl的方向上，公共源极线csl的总宽度可以是“l”，并且第一区域的宽度和第二区域的宽度可以分别是x
×
l和(1-x)
×
l。在这种情况下，公共源极线csl的第一区域和第二区域与设置在公共源极线csl下方的上金属线lm2之间的距离可以分别是h1和h2。例如，如上所述，上金属线lm2可以设置在第二半导体衬底上方的第一高度处，使得在第一区域中公共源极线csl的下表面与上金属线lm2的上表面之间的距离可以具有第一值h1。另一方面，在第二区域中公共源极线csl的下表面与上金属线lm2的上表面之间的距离可以具有小于第一值h1的第二值h2。第一区域中的上金属线lm2和第二区域中的上金属线lm2可以设置在沿水平方向延伸的同一平面上。例如，第一区域中的上金属线lm2和第二区域中的上金属线lm2可以相对于第二半导体衬底的顶表面设置在相同的高度处。如上所述，不管第一值h1和第二值h2如何，公共源极线csl的总电阻的大小应当保持在某个水平或更小，使得当第二值h2增加时，第一值h1可以减小。相反，当第二值h2减小时，第一值h1可以增加。然而，这仅仅是示例，并且本公开不限于此，并且第一区域和第二区域中的公共源极线csl的厚度和宽度的限定可以改变。
78.在根据示例实施例的存储器件200中，传输重要/敏感信号的上金属线lm2可以设置在与公共源极线csl具有相对大的距离的第一区域下方。传输重要/敏感信号的上金属线lm2与公共源极线csl的第一区域之间的耦合电容可以由其间的距离第一值h1来确定。第一值h1可以由代表弯曲程度的a'来确定，并且a'可以根据耦合电容的所需大小来确定。为了保持存储器件200的性能，包括在存储器件200中的公共源极线csl的总电阻可以小于或等于包括在图4a所示的存储器件100中的公共源极线csl的总电阻，这能够从等式1中看出。
79.等式1
[0080][0081]
在根据示例实施例的存储器件200中，“a”和“l”中的每一者都可以具有预定值。因此，当a'被确定时，“x”可以由从等式1导出的等式2来确定。
[0082]
等式2
[0083][0084]
例如，当第一区域中的公共源极线csl的厚度“a”减小约10％时，与现有值相比，第一值h1(公共源极线csl与上金属线lm2之间的距离)可以增加约11％。因此，由公共源极线csl在重要/敏感信号中产生的耦合噪声可以降低约11％。在这种情况下，为了防止存储器件的性能由于公共源极线csl的总电阻的增加而恶化，第二区域中的公共源极线csl的厚度“a”可以增加约10％，并且第二值h2(公共源极线csl与上金属线lm2之间的距离)也可以增加。例如，“x”可以是0.45。在这种情况下，公共源极线csl可以包括宽度为x
×
l的第一区域(对应于总宽度“l”的45％)，以及宽度为(1-x)
×
l的第二区域(对应于总宽度“l”的55％)。
[0085]
然而，这仅仅是示例，本公开不限于此，并且公共源极线csl的厚度和每个区域的宽度的改变可以变化。此外，确定“x”的方法可以根据实施例而变化。例如，当第一区域中厚度的减小程度不同于第二区域中厚度的增加程度时，第一区域中厚度的减小程度可以确定第二区域中厚度的增加程度与“x”之间的关系，并且“x”可以基于该关系来确定。
[0086]
图7至图11是根据示例实施例的存储器件的横截面视图。
[0087]
参考图7至图11，根据示例实施例的存储器件300、400、
……
、和700可以包括分别对应于根据图5所示的示例实施例的存储器件200的组件的组件。作为示例，根据示例实施例的存储器件300、400、
……
、和700中的每一者的存储单元区域cell可以分别包括：第一半导体衬底301、401、
……
、和701，多个绝缘层320、420、
……
、和720，多个栅电极330、430、
……
、和730，第一导电层304、404、
……
、和704，第二导电层305、405、
……
、和705，沟道结构ch和分隔区sr。根据示例实施例的存储器件300、400、
……
、和700的外围电路区域peri可以分别包括第二半导体衬底302、402、
……
、和702以及设置在半导体衬底302、402、
……
、和702上方的电路元件、电路接触插塞和多条金属线lm1和lm2。
[0088]
类似于图5所示的存储器件200，根据示例实施例的存储器件300、400、
……
、和700可以分别包括具有弯曲的下表面的板形第一半导体衬底301、401、
……
、和701。然而，弯曲的形状对于每个示例实施例可以是不同的，并且可以在整体考虑弯曲度的选择以及工艺难度和性能提高的程度的情况下来确定。如上所述，第一半导体衬底301、401、
……
、和701、第一导电层304、404、
……
、和704、以及第二导电层305、405、
……
、和705可以被定义为公共源极线。第一半导体衬底301、401、
……
、和701可以被限定为指设置为与第一半导体衬底301、401、
……
、和701相邻以用作公共源极线的整体配置。
[0089]
根据示例实施例的存储器件300、400、
……
、和700可以分别包括在平行于第二半导体衬底302、402、
……
、和702的第二方向(y方向)上延伸的多条上金属线lm2。多条上金属线lm2可以设置在第二半导体衬底302、402、
……
、和702上方的第一高度处，并且多条下金属线lm1可以设置在低于第一高度的第二高度处。作为示例，第一信号可以包括用于操作根据示例实施例的存储器件300、400、
……
、和700的参考电压。作为示例，第一信号可以包括
带隙参考信号。
[0090]
第一半导体衬底301、401、
……
、和701中的每一者可以包括第一区域和第二区域，第一区域的下表面与多条上金属线lm2的上表面之间的距离具有第一值，第二区域的下表面与多条上金属线lm2的上表面之间的距离具有小于第一值的第二值。例如，第一区域的厚度可以小于第二区域的厚度。第一区域和第二区域可以在第三方向上交替地设置。
[0091]
在多条上金属线lm2当中，传输第一信号的第一金属线可以设置在第一区域下方。在第一半导体衬底301、401、
……
、和701与第一金属线之间可以形成第一耦合电容，并且在第一半导体衬底301、401、
……
、和701与第二金属线之间可以形成第二耦合电容。作为示例，设置在第一区域下方的第一金属线的第一耦合电容可以小于第二金属线的第二耦合电容。然而，这仅仅是示例，本公开不限于此，并且可以形成小于第一耦合电容的第二耦合电容。
[0092]
参考图7，在根据示例实施例的存储器件300中，在第一区域当中在第三方向上彼此相邻的成对的第一区域之间的距离可以等于在多条上金属线lm2当中在第三方向上彼此相邻的成对的上金属线之间的距离。例如，单条上金属线lm2可以设置在与第二区域交替地设置的每个第一区域中。在所有的上金属线lm2当中，一条或更多条上金属线lm2可以是传输第一信号的第一金属线。因此，可以减小所有上金属线lm2的耦合电容。然而，第一半导体衬底301的下表面不限于图7所示的下表面，并且可以形成为具有各种形状。作为示例，在第一区域当中彼此相邻的成对的第一区域和在第二区域当中彼此相邻的成对的第二区域可以均在第三方向上具有相同的长度。例如，多个第一区域的数目可以等于多个第二区域的数目。例如，多个第一区域在第三方向上的长度总和可以等于多个第二区域在第三方向上的长度总和。
[0093]
参考图8，在根据示例实施例的存储器件400中，在第三方向(例如，x方向)上交替地设置的第一区域和第二区域中的至少一些区域可以具有不同的长度。例如，在根据图5所示的示例实施例的存储器件200中，至少两条上金属线lm2可以设置在第一区域当中的在第三方向上相邻的成对的第一区域之间的部分下方。例如，在图5所示的本公开的实施例中，介于相邻的两个第一区域之间的第二区域可以与两条或更多条上金属线lm2垂直地交叠。在根据示例实施例的存储器件400中，与第二区域交替地设置的第一区域可以在第三方向上具有不同的长度。类似地，第二区域可以具有彼此不同的长度。作为示例，第一区域和第二区域中的一些区域可以在第三方向上具有长度x1，并且第一区域和第二区域中的其他区域可以在第三方向上具有不同于长度x1的长度x2。因此，多条上金属线lm2中的一条上金属线可以设置在一些第一区域下方，并且至少两条上金属线lm2可以设置在其他第一区域下方。例如，一些第一区域可以与一条上金属线lm2垂直地交叠，并且一些其他第一区域可以与两条上金属线lm2垂直地交叠。在根据图8所示的示例实施例的存储器件400中，至少一个第一区域可以在第三方向上的第一侧与具有相同长度的第二区域相邻，并且可以在第三方向上的第二侧与具有不同长度的第二区域相邻。然而，本公开不限于图8所示的结构，并且第一区域和第二区域可以基于本说明书的内容以各种组合和方法形成。
[0094]
参考图9，在根据示例实施例的存储器件500中，彼此相邻的第一区域和第二区域可以在第三方向上具有不同的长度。作为示例，第一区域的厚度可以基于参考线rl在第一方向上减小，并且第二区域的厚度可以基于参考线rl在第一方向上增加。根据图5至图8所
示，第一区域中减小的厚度和第二区域中增加的厚度被示出为相同，但是本公开不限于此。作为示例，如参考图6所述，第一区域中减小的厚度和第二区域中增加的厚度以及第一区域和第二区域在第三方向上的长度可以具有预定关系。作为示例，第一区域和第二区域可以形成为使得第一半导体衬底501的总电阻保持为小于或等于预定值。
[0095]
根据图9的示例实施例的存储器件500中包括的第一半导体衬底501可以具有在第一区域中减小的厚度“a1”和在第二区域中增加的厚度“a2”，并且厚度“a2”可以大于厚度“a1”。在第三方向上，第一区域的长度“b1”可以大于第二区域的长度“b2”。因此，第一区域和第二区域可以具有不同的形状，但是可以形成为使得第一半导体衬底501的总电阻的大小保持为小于或等于现有的大小。然而，本公开不限于图9所示的结构，并且第一区域和第二区域可以形成为具有各种形状。
[0096]
参考图10和图11，根据示例实施例的存储器件600和700还可以包括第三区域，在该第三区域中，设置了第一半导体衬底601和701的下表面的预定高度与第二半导体衬底602和702上方的第一高度之间的距离具有第一值与第二值之间的第三值。例如，第三区域中的每个第一半导体衬底601和701的厚度可以具有第一区域的厚度与第二区域的厚度之间的值。第三区域可以形成为使得第三值在第三方向上连续地变化。例如，第一半导体衬底601和701的第三区域的厚度可以沿着第三方向变化。作为示例，根据图10的示例实施例的存储器件600可以包括第三区域，在该第三区域中，第三值基于恒定变化率连续地变化。因此，第一半导体衬底601可以具有在第三区域中倾斜的下表面。另一方面，根据图11的实施例的存储器件700可以包括第三区域，在该第三区域中，第三值以波形连续地变化。作为示例，第一半导体衬底701可以在第三区域中具有弯曲(例如，以波图案)的下表面。然而，这仅仅是示例，本公开不限于此，并且第三区域可以在整体考虑存储器件的工艺难度和性能提高的情况下形成。
[0097]
图12和图13分别是根据图11所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
[0098]
图12可以是示出根据图11所示的示例实施例的存储器件700中包括的公共源极线csl以及设置在公共源极线csl下方的多条上金属线l1、l2、
……
、和l8的透视图。图13是当在方向a上观察时图12的实施例的仰视图。
[0099]
参考图12和图13，多条上金属线l1、l2、
……
、和l8可以设置在第一区域下方，以确保与公共源极线csl的空间尽可能大。如上所述，传输包括重要/敏感信号的第一信号的第一金属线可以设置在第一区域下方，以显著降低第一信号的耦合噪声。因此，多条上金属线l1、l2、
……
、和l8中的至少一条上金属线可以包括第一金属线。多条上金属线l1、l2、
……
、和l8中的剩余上金属线可以包括传输第二信号的第二金属线。然而，这仅仅是示例，并且本公开不限于此。
[0100]
图14是根据示例实施例的存储器件的横截面视图。
[0101]
参考图14，根据示例实施例的存储器件800可以包括分别对应于根据图11所示的示例实施例的存储器件700的组件的组件。作为示例，根据示例实施例的存储器件800的存储单元区域cell可以包括第一半导体衬底801、多个绝缘层820、多个栅电极830、第一导电层804、第二导电层805、沟道结构ch和分隔区sr。根据示例实施例的存储器件800的外围电路区域peri可以包括第二半导体衬底802以及设置在第二半导体衬底802上方的电路元件、
电路接触插塞和多条金属线lm1和lm2。
[0102]
类似于根据图11所示的示例实施例的存储器件700，根据示例实施例的存储器件800可以包括弯曲成具有连续地变化厚度的板形第一半导体衬底801。如上所述，在存储器件700中，第一区域和与该第一区域相邻的另一第一区域之间的距离可以等于多条上金属线lm2中的两条相邻上金属线lm2之间的距离。与存储器件700不同，在根据图14所示的示例实施例的存储器件800中，至少两条上金属线lm2可以设置在第一区域和与该第一区域相邻的另一第一区域之间的部分下方。
[0103]
图15和图16分别是根据图14所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
[0104]
图15是示出根据图14所示的示例实施例的存储器件800中包括的公共源极线csl以及设置在公共源极线csl下方的多条上金属线m1、m2、
……
、和m9的视图。图16是当在方向a上观察时图15的实施例的仰视图。
[0105]
参考图15和图16，多条上金属线m1、m2、
……
、和m8可以设置在公共源极线csl下方。与根据图11所示的示例实施例的存储器件700不同，多条上金属线m1、m2、
……
、和m8中的一些上金属线可以设置在第一区域下方，并且剩余上金属线可以设置在第二区域或第三区域下方。作为示例，在多条上金属线m1、m2、
……
、和m8当中，设置在第一区域下方的金属线m3、m6和m9可以被包括在第一组中。在多条上金属线m1、m2、
……
、和m8当中，设置在第二区域下方的金属线m1、m2、m4、m5、m7和m8可以被包括在第二组中。
[0106]
传输包括重要/敏感信号的第一信号的第一金属线可以设置在第一区域下方，以显著降低第一信号的耦合噪声。因此，第一组中包括的金属线m3、m6和m9中的至少一条金属线可以包括或者是第一金属线。在第一组中包括的金属线m3、m6和m9当中，其余金属线可以包括传输第二信号的第二金属线。此外，第二组中包括的金属线m1、m2、m4、m5、m7和m8中的至少一条金属线可以包括第二金属线。然而，这仅仅是示例，本公开不限于此，根据某些实施例，第一金属线可以设置在部分第三区域中，而不是第一区域中。此外，多条上金属线m1、m2、
……
、和m8可以不包括第一金属线。
[0107]
图17是根据示例实施例的存储器件的横截面视图。
[0108]
参考图17，根据示例实施例的存储器件900可以包括分别对应于根据图14所示的示例实施例的存储器件800的组件的组件。作为示例，根据示例实施例的存储器件900的存储单元区域cell可以包括第一半导体衬底901、多个绝缘层920、多个栅电极930、第一导电层904、第二导电层905、沟道结构ch和分隔区sr。此外，根据示例实施例的存储器件900的外围电路区域peri可以包括第二半导体衬底902以及设置在第二半导体衬底902上方的电路元件、电路接触插塞和多条金属线lm1和lm2。
[0109]
类似于根据图14所示的示例实施例的存储器件800，根据示例实施例的存储器件900可以包括弯曲成具有连续地变化(例如，改变)厚度的板形第一半导体衬底901。然而，根据图14所示的实施例的存储器件800中包括的多条金属线lm1和lm2的延伸方向与根据图17所示的实施例的存储器件900中包括的多条金属线的延伸方向可以(例如，相对于形成在存储器件800和900中的其他元件/电路)彼此垂直。作为示例，在根据图14所示的示例实施例的存储器件800中，多条上金属线lm2可以在第二方向上延伸，并且多条下金属线lm1可以在垂直于第二方向的第三方向上延伸。另一方面，在根据图17所示的示例实施例的存储器件
900中，多条上金属线lm2可以在第三方向上延伸，并且多条下金属线lm1可以在第二方向上延伸。
[0110]
因此，与至少两条上金属线lm2可以设置在彼此相邻的第一区域之间的部分下方的存储器件800不同，根据示例实施例的存储器件900可以包括设置在彼此相邻的第一区域之间的部分下方的至少两条下金属线。然而，这仅仅是示例，并且本公开不限于此。此外，传输包括重要/敏感信号的第一信号的第一金属线可以被包括在多条金属线lm1和lm2中的至少一条金属线中，但是本公开不限于此。
[0111]
图18和图19分别是根据图17所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
[0112]
图18可以是示出根据图17所示的示例实施例的存储器件900中包括的公共源极线csl以及设置在公共源极线csl下方的多条上金属线n1'、n2'和n3'的视图。图19可以是当在方向a上观察时图18的实施例的仰视图。
[0113]
参考图18和图19，多条上金属线n1'、n2'和n3'可以设置在公共源极线csl下方。然而，与根据图11和图14的实施例的存储器件700和800不同，多条上金属线n1'、n2'和n3'可以在第一区域和第二区域交替地设置的第三方向上延伸。例如，多条上金属线n1'、n2'和n3'可以设置成在第一区域、第二区域和第三区域下方并与第一区域、第二区域和第三区域交叉。在这种情况下，多条上金属线n1'、n2'和n3'中的至少一条上金属线可以包括传输第一信号的第一金属线，并且多条上金属线n1'、n2'和n3'的其余上金属线可以包括传输第二信号的第二金属线。然而，这仅仅是示例，本公开不限于此，并且多条上金属线n1'、n2'和n3'可以不包括传输第一信号的第一金属线。例如，多条上金属线n1'、n2'和n3'可以均是传输第二信号的第二金属线。
[0114]
为了显著降低包括重要/敏感信号的第一信号的耦合噪声，可以考虑相邻金属线和元件的放置关系来确定传输第一信号的第一金属线的位置。作为示例，在第一金属线与第一半导体衬底901的第一区域之间可以形成第一耦合电容，并且在第二金属线与第一半导体衬底901的第二区域之间可以形成第二耦合电容。作为示例，第一耦合电容可以小于第二耦合电容。根据示例实施例的存储器件900可以减小第一耦合电容，以减小第一信号的耦合噪声。因此，考虑到相邻金属线和元件的放置关系，在多条上金属线n1'、n2'和n3'当中，能够有效降低第一耦合电容的金属线可以用作第一金属线。
[0115]
图20和图21分别是根据图17所示的示例实施例的存储器件的示意性透视图和示意性仰视图。
[0116]
图20示出了根据图17所示的示例实施例的存储器件900中包括的公共源极线csl，以及设置在公共源极线csl下方的多条上金属线n1'、n2'和n3'和设置在多条上金属线n1'、n2'和n3'下方的多条下金属线n1、n2、
……
、和n9。图21可以是当在方向a上观察时图20的实施例的仰视图。
[0117]
参考图20和图21，多条上金属线n1'、n2'和n3'可以设置在公共源极线csl下方，并且可以分别对应于图18和图19中所示的多条上金属线n1'、n2'和n3'。然而，根据示例实施例的存储器件900还可以包括多条下金属线n1、n2、
……
、和n9，这些下金属线设置在比设置了多条上金属线n1'、n2'和n3'的第一高度低的第二高度处，并且在垂直于多条上金属线n1'、n2'和n3'延伸的方向的第二方向上延伸。作为示例，为了防止由于耦合噪声而发生存
储器件的操作问题，靠近公共源极线csl设置的多条上金属线n1'、n2'和n3'可以不包括传输包括重要/敏感信号的第一信号的第一上金属线。然而，这仅仅是示例，并且多条上金属线n1'、n2'和n3'中的至少一条上金属线可以包括第一上金属线。
[0118]
多条下金属线n1、n2、
……
、和n9可以包括第一下金属线和第二下金属线，第一信号通过第一下金属线传输，第二信号通过第二下金属线传输。作为示例，第一下金属线可以设置在第一区域下方，并且第二下金属线可以设置在第二区域或第三区域下方。因此，第一组中包括的下金属线n3、n6和n9中的至少一条下金属线可以包括第一下金属线。第一组中包括的下金属线n3、n6和n9的剩余下金属线可以包括第二下金属线，第二信号通过该第二下金属线传输。此外，第二组中包括的下金属线m1、m2、m4、m5、m7和m8中的至少一条下金属线可以包括传输第二信号的第二下金属线。然而，这仅仅是示例实施例，并且本公开不限于此。根据示例实施例，第一金属线可以设置在部分第三区域中，而不是第一区域中。
[0119]
形成在公共源极线csl与第一下金属线之间的第一耦合电容可以小于形成在公共源极线csl与第二下金属线之间的第二耦合电容。公共源极线csl的下表面的结构可以不限于图20和图21所示的那些。作为示例，交替地设置的第一区域和第二区域中的至少一些区域可以在多条上金属线n1'、n2'和n3'延伸的第三方向上具有不同的长度。
[0120]
如上所述，在根据示例实施例的存储器件中，可以基于公共源极线的下表面的弯曲度来调整公共源极线与面对公共源极线的金属线之间的距离。金属线的放置可以根据施加到金属线的信号的重要性而变化。因此，可以减小耦合电容对来自公共源极线的重要/敏感信号的影响。
[0121]
虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员来说，很明显，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。