一种半导体结构及其制造方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。


背景技术：

2.igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)是一种由功率场效应晶体管与双极型晶体管组成的混合型电力电子器件，具有输入阻抗高、驱动电路简单、电流处理能力强等优点，是电力电子领域理想的开关器件。但是，当绝缘栅双极型晶体管的电压过大时容易发生击穿。当电流过大时，器件容易烧毁。
3.因此，如何提高绝缘栅双极型晶体管器件的耐压性，并在大电流工作时保护半导体器件是亟需解决的问题。


技术实现要素：

4.鉴于上述现有技术的不足，本技术提出一种半导体结构及其制造方法，旨在提高半导体器件的耐压性，在获取较大的电流输出的同时对半导体器件进行保护。
5.为实现上述目的及其他目的，本技术提出一种半导体结构，包括：衬底；第一深阱层，设置在所述衬底内部；第二深阱层，设置在所述第一深阱层上；过渡区，设置在所述第二深阱层上；沟槽隔离区，设置在所述衬底顶部；栅极结构，设置在所述衬底的上表面，且所述栅极结构覆盖部分所述过渡区；第一掺杂区，设置在所述栅极结构的一侧，以形成源极；以及第二掺杂区，设置在所述栅极结构背离所述第一掺杂区的一侧，以形成漏极；其中，所述栅极结构在所述衬底上的正投影与所述沟槽隔离区在所述衬底上的正投影部分重合。
6.可选地，所述沟槽隔离区还包括第一沟槽隔离区和第二沟槽隔离区，且所述第二沟槽隔离区的宽度小于所述第一沟槽隔离区宽度的一半。
7.可选地，所述第二沟槽隔离区至所述栅极结构的距离大于所述第一沟槽隔离区至所述栅极结构的距离。
8.可选地，所述第二掺杂区设置在所述第一沟槽隔离区和所述第二沟槽隔离区之间。
9.可选地，所述半导体结构还包括第一阱区和第二阱区，其中所述第一阱区、所述第二阱区相对于所述过渡区的中心轴线对称。
10.可选地，所述第一阱区设置在所述第一深阱层上，且所述第一阱区与所述第二深阱层的侧壁接触。
11.可选地，所述第二阱区设置在所述第二深阱层上，且所述第二阱区与所述过渡区
的侧壁接触。
12.可选地，所述第一深阱层和所述第一阱区包裹所述第二深阱层和所述第二阱区。
13.可选地，所述第一阱区的离子掺杂类型和所述第二阱区的离子掺杂类型相反。
14.基于同样的构思，本技术还提出一种半导体结构的制造方法，包括：提供一衬底；形成沟槽隔离区于所述衬底顶部；形成第一深阱层于所述衬底内部；形成第二深阱层于所述第一深阱层上；形成过渡区于所述第二深阱层上；形成栅极结构于所述衬底的上表面，且所述栅极结构覆盖部分所述过渡区；形成第一掺杂区于所述栅极结构的一侧；以及形成第二掺杂区于所述栅极结构背离所述第一掺杂区的一侧；其中，所述栅极结构在所述衬底上的正投影与所述沟槽隔离区在所述衬底上的正投影部分重合。
15.综上所述，本技术在衬底上表面设置沟槽隔离区，增加了电流的有效沟道长度，提高了绝缘栅双极型晶体管的耐压性。本技术所提出的半导体器件放大了工作电流，同时通过沟槽隔离区调整漏极到栅极的距离，在获取大电流的同时为半导体器件提供有效保护。另外，通过深阱层对工作器件进行保护，提高了该器件在不同工作环境下的适应性。本技术提出的半导体结构及其制造方法，可以有效提高器件的耐压性，并对工作器件提供保护。
附图说明
16.图1为本技术在一实施例中的半导体结构示意图。
17.图2为本技术在一实施例中的沟槽隔离区分布示意图。
18.图3为本技术在一实施例中的栅极结构示意图。
19.图4为本技术在一实施例中的掺杂区示意图。
20.图5为本技术在一实施例中的接线示意图。
21.图6为本技术在一实施例中的半导体结构制造方法流程示意图。
22.图7为本技术在一实施例中的步骤s2的流程示意图。
23.图8为本技术在一实施例中的隔离氧化层示意图。
24.图9为本技术在一实施例中的隔离氮化层示意图。
25.图10为本技术在一实施例中的图案化光刻胶层示意图。
26.图11为本技术在一实施例中的沟槽隔离区示意图。
27.图12为本技术在一实施例中的沟槽隔离区填充示意图。
28.图13为本技术在一实施例中的沟槽隔离区平坦化示意图。
29.图14为本技术在一实施例中的第一深阱层示意图。
30.图15为本技术在一实施例中的第二深阱层和过渡区示意图。
31.图16为本技术在一实施例中的栅极结构示意图。
32.图17为本技术在一实施例中的掺杂区示意图。
33.附图标记说明：
10
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衬底；101
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隔离氧化层；102
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隔离氮化层；103
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图案化光刻胶层；104
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牺牲氧化层；20
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第一深阱层；30
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第二深阱层；40
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过渡区；50
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第一阱区；60
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第二阱区；70
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沟槽隔离区；700
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填充物；701
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第一沟槽隔离区；702
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第二沟槽隔离区；703
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第三沟槽隔离区；80
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栅极结构；801
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栅氧化层；802
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多晶层结构；803
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补偿侧墙结构；804
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侧墙结构；90
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掺杂区；901
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第一掺杂区；902
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第二掺杂区；903
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第三掺杂区；904
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第四掺杂区；905
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第五掺杂区。
具体实施方式
34.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
35.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。在绝缘栅双极型晶体管的工作过程中，当绝缘栅双极型晶体管的电压过大时容易发生击穿现象。当电流增大时，器件容易烧毁。基于此，本技术希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
36.请参阅图1，图1为本技术在一实施例中的半导体结构示意图。本技术提出一种半
导体结构，在本技术的一些实施例中，衬底10的材料可以为例如si、ge、sige、sic、sigec、inas或者其它iii/v族化合物半导体。衬底10还可以包括半导体构成的多层结构，例如为绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅或者绝缘体上锗等。在本技术的一个实施例中，衬底10的材料可以例如为硅衬底。
37.请参阅图1，在本技术的一实施例中，第一深阱层20可以设置在衬底10的内部，第二深阱层30设置在第一深阱层20上。第一深阱层20平行于衬底10的水平面。第一深阱层20在第二深阱层30的正投影面积小于第一深阱层20的上表面面积。在本技术的一个实施例中，第一深阱层20可以为深n阱，第二深阱层30可以为深p阱。
38.请参阅图1，在本技术的一实施例中，过渡区40可以设置在第二深阱层30上。过渡区40在第二深阱层30上的投影面积可以小于第二深阱层30的上表面面积。过渡区40向上延伸至衬底10的上表面，过渡区40的下表面与第二深阱层30贴合。多个沟槽隔离区70间隔设置于过渡区40内。在本技术的一个实施例中，过渡区40可以作为漂移区，当器件导通时，来自第一掺杂区901的电子流入过渡区40。
39.请参阅图1和图2，图2为本技术在一实施例中的沟槽隔离区分布示意图。在本技术的一实施例中，沟槽隔离区70可以由衬底10的上表面向衬底10的内部延伸。沟槽隔离区70可以包括第一沟槽隔离区701、第二沟槽隔离区702以及第三沟槽隔离区703。第二沟槽隔离区702的宽度小于第一沟槽隔离区701宽度的一半，且第一沟槽隔离区701的宽度可以依据实际工作的需要进行调整。第一沟槽隔离区701的宽度大于第二沟槽隔离区702的宽度，同时第一沟槽隔离区701的宽度也可以大于第三沟槽隔离区703的宽度。第二沟槽隔离区702和第三沟槽隔离区703位于第一沟槽隔离区701的两侧。第二沟槽隔离区702至栅极结构80的距离大于第一沟槽隔离区701至栅极结构80的距离。在本技术的一实施例中，第一沟槽隔离区701、第二沟槽隔离区702和第三沟槽隔离区703在衬底10中的深度可以相同。沟槽隔离区70的形状可以为例如倒梯形，沟槽隔离区70顶部的宽度大于沟槽隔离区70底部的宽度。在一些实施例中，沟槽隔离区70的形状还可以例如为u形。
40.请参阅图1和图2，在本技术的一实施例中，本技术的半导体结构还包括第一阱区50和第二阱区60。第一阱区50设置在第一深阱层20上，且第一阱区50与第二深阱层30的侧壁接触。第二阱区60设置在第二深阱层30上，且第二阱区60与过渡区40的侧壁接触。第一阱区50和第一深阱层20包裹第二阱区60和第二深阱层30，以实现对工作器件的隔离保护作用，减少噪声的影响。
41.请参阅图1
‑
图3，图3为本技术在一实施例中的栅极结构示意图。在本技术的一实施例中，栅极结构80可以设置在衬底10的上表面，且栅极结构80覆盖部分过渡区40。栅极结构80在衬底10上的正投影与沟槽隔离区70的正投影部分重合。栅极结构80的正投影区域覆盖部分第二阱区60、部分过渡区40以及部分第一沟槽隔离区701。在本技术的一个实施例中，当器件导通时，栅极结构80和第二阱区60投影重叠的区域内形成浅层电流沟道，电流沟道位于第二阱区60的表层。电子经由第二阱区60流入过渡区40，并绕过第一沟槽隔离区701和第二沟槽隔离区702。当第一沟槽隔离区701的宽度增加时，流通路径增加，提高了半导体器件的耐压性能。栅极结构80可以包括栅氧化层801、多晶层结构802、补偿侧墙结构803以及侧墙结构804。栅氧化层801设置在衬底10和多晶层结构802之间，栅氧化层801的厚度范围可以为例如2
‑
10nm。晶体管的性能依赖于栅氧化层801的厚度，栅氧化层801的厚度降低
增强了晶体管的电流驱动能力，并提高了速度和功率特性。因此可以通过减小栅氧化层801的厚度提高晶体管性能，但是栅氧化层801厚度的减小会加重电流遂穿效应并降低氧化层可靠性。通过调整栅氧化层801的厚度，可以改变半导体器件的阈值电压。在本技术的一些实施例中，栅氧化层801的厚度例如可以为2nm、5nm、8nm、10nm或其他数值。多晶层结构802的厚度范围可以为例如150
‑
300nm，使用例如化学气相沉积方法制备。补偿侧墙结构803形成于栅氧化层801和多晶层结构802的侧壁，补偿侧墙结构803可以隔开和补偿由于离子注入所引起的横向扩散。侧墙结构804形成于补偿侧墙结构803的外侧，以便于形成源漏。
42.请参阅图1
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图2以及图4，图4为本技术在一实施例中的掺杂区示意图。在本技术的一实施例中，通过向衬底10的上表面注入离子以形成掺杂区90。掺杂区90可以包括第一掺杂区901和第二掺杂区902。第一掺杂区901可以形成于第二阱区60内，第二掺杂区902可以形成于第一沟槽隔离区701和第二沟槽隔离区702之间。第一掺杂区901可以设置在栅极结构80的一侧，以形成源极。第二掺杂区902可以设置在栅极结构80背离第一掺杂区901的一侧，以形成漏极。第一阱区50的离子掺杂类型和第二阱区60的离子掺杂类型可以相反。在本技术的一实施例中，掺杂区90还可以包括第三掺杂区903、第四掺杂区904以及第五掺杂区905。第三掺杂区903可以形成于过渡区40表层，且第三掺杂区903可以形成于两个第二沟槽隔离区702之间。第四掺杂区904位于第一阱区50上表层，第五掺杂区905形成于第一掺杂区901的一侧，且第四掺杂区904和第五掺杂区905通过第三沟槽隔离区703隔开。
43.请参阅图4和图5，图5为本技术在一实施例中的接线示意图。第一掺杂区901可以通过接线作为源极，第三掺杂区903可以通过接线作为漏极。在本技术的一个实施例中，第一掺杂区901可以作为源极，第三掺杂区903可以作为漏极，栅极结构80通过金属线引出栅极，以形成nmos（negative channel
‑
metal
‑
oxide
‑
semiconductor，n型金属氧化物半导体）结构。第二掺杂区902、过渡区40和第二深阱层30形成pnp晶体管。第二掺杂区902可作为发射极，过渡区40可作为基极，第二深阱层30可作为集电极。在本技术的一个实施例中，栅极结构80可以通过接线作为栅极，以形成nmos。该nmos结构与第二掺杂区902、过渡区40和第二深阱层30形成的pnp晶体管结合，共同影响半导体器件内的电压和电流的大小。
44.请参阅图1、图4以及图5，在本技术的一些实施例中，第二掺杂区902、过渡区40和第二深阱层30形成pnp晶体管。可以将栅极输入电压例如设置为大于10v， 将源极电压设置为例如0v。nmos被开启的同时沟道打开，沟道电子将沿着栅极结构80下面的第一沟槽隔离区701到达过渡区40。第二掺杂区902可作为发射极，过渡区40可作为基极，第二深阱层30可以作为集电极。发射极电压可以设置为例如10v，沟道电子沿着栅极结构80下面的第一沟槽隔离区701到达过渡区40。当基极电压小于发射极电压，且压差大于例如0.7v时，发射极正偏，集电极反偏。 此时器件导通，因寄生的pnp晶体管的缘故，电流被放大，从而使得发射端端获取较大的导通电流。
45.请参阅图1、图4以及图5，在本技术的一些实施例中，半导体器件可以包括nmos和pnp型三极管。在nmos结构中，第一沟槽隔离区701 的宽度可以根据实际需要进行调整。增加电子流通沟道的有效长度，从而提高器件的耐压性。在寄生的pnp型三极管结构中，由于电子绕过第一沟槽隔离区701之后还需要流经第二沟槽隔离区702，增加了栅极到漏极的距离。在获取工作所需的大电流的同时，为器件提供保护，增加了半导体器件的工作适应性。
46.请参阅图6，图6为本技术在一实施例中的半导体结构制造方法流程示意图。基于
同样的构思，本技术还提出一种半导体结构的制造方法，在本实施例中，半导体结构的制造方法可以包括以下步骤：s1、提供一衬底；s2、形成沟槽隔离区于所述衬底顶部；s3、形成第一深阱层于所述衬底内部；s4、形成第二深阱层于所述第一深阱层上；s5、形成过渡区于所述第二深阱层上；s6、形成栅极结构于所述衬底的上表面，且所述栅极结构覆盖部分所述过渡区；s7、形成第一掺杂区于所述栅极结构的一侧；以及s8、形成第二掺杂区于所述栅极结构背离所述第一掺杂区的一侧。
47.请参阅图6
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8，图7为本技术在一实施例中的步骤s2的流程示意图。在步骤s1中，提供一衬底10。衬底10的材料可以为例如si、ge、sige、sic、sigec、inas、gaas、inp、ingaas或者其它iii/v化合物半导体。衬底10还可以包括上述半导体构成的多层结构。在本技术的其他实施例中，衬底10还可以为例如绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅或者其他材料结构。在本技术的一个实施例中，衬底10的材料可以为例如硅衬底材料。
48.请参阅图7
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图12，在步骤s2中，形成沟槽隔离区70于所述衬底10顶部。在本技术的一个实施例中，当选择硅材料衬底时，先在硅衬底上旋涂一层光刻胶薄膜，然后将沟槽隔离区70范围内的光刻胶薄膜通过显影、曝光的方式清洗，以便于在衬底10的上表面蚀刻出沟槽隔离区。
49.请参阅图7，在步骤s2中，形成沟槽隔离区70于所述衬底10顶部可以包括以下步骤：s21、形成多个沟槽于衬底顶部；s22、形成填充物于沟槽内；s23、对填充物进行平坦化处理，以形成沟槽隔离区。
50.请参阅图8，图8为本技术在一实施例中的隔离氧化层示意图。在步骤s21中，形成多个沟槽于衬底10顶部。首先对衬底10的表面进行清洗，去除衬底10表面的杂质颗粒或其它污染物。然后在衬底10上形成隔离氧化层101，形成隔离氧化层101的方法可以为例如高温炉管氧化、快速热氧化、原位水蒸气产生氧化法或其他方法。隔离氧化层101的厚度范围可以为例如150
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200埃，例如为180埃。隔离氧化层101可以作为衬底10的隔离层保护有源区在去掉氮化物的过程中免受化学沾污。隔离氧化层101的材料可以为例如二氧化硅材质。对衬底10进行热氧化以形成热氧化层。
51.请参阅图9，图9为本技术在一实施例中的隔离氮化层示意图。在衬底10的表面进行氮化物淀积，形成隔离氮化层102。由于氮化硅是坚固的掩膜材料，有利于在沟槽隔离区70内淀积氧化物的过程中对有源区进行保护。另外，形成隔离氮化层102在进行化学机械抛光时还可以充当抛光的阻挡材料。隔离氮化层102的材料可以为例如氮化硅、氮氧化物、金属氮化物或者其他材料。隔离氮化层102可以通过例如低压化学气相沉积、次大气压化学气相沉积、常压化学气相沉积、离子体增强化学气相沉积或高密度等离子体化学气相淀积等方法形成。隔离氮化层102同时可以作为化学机械研磨平坦化沟槽中填充的介质材料的停
止层。
52.请参阅图10，图10为本技术在一实施例中的图案化光刻胶层示意图。在衬底10上旋涂一层光刻胶薄膜，并通过曝光，显影等光刻工艺处理，使涂覆的光刻胶图案化，以形成图案化光刻胶层103。在隔离氮化层102上旋涂光刻胶，通过掩模版进行紫外线曝光。将沟槽隔离区70范围内的光刻胶薄膜通过显影、曝光的方式清洗，以便于在衬底10的上表面蚀刻出沟槽隔离区70。
53.请参阅图11，图11为本技术在一实施例中的沟槽隔离区示意图。经过光刻之后，用离子和强腐蚀性的化学物质把没有被光刻胶保护的区域的氮化硅、氧化硅和硅刻蚀掉。显影后通过干法刻蚀去除曝露的隔离氮化物102和隔离氧化物101。在本技术的一些实施例中，可以在沟槽内形成倾斜的侧壁及圆滑的底面，以提高填充的质量和隔离结构的电学特性。在本技术的一个实施例中，可以使用例如等离子体干法刻蚀形成隔离区70。使用等离子体干法刻蚀出的隔离区70的侧壁较为光滑，晶格缺陷较少。隔离区70底部边角较为平滑，且在隔离区70侧壁上形成倾斜的轮廓。
54.请参阅图12，图12为本技术在一实施例中的沟槽隔离区填充示意图。在步骤s22中，形成填充物700于沟槽内。在沟槽进行填充之后，对衬底10进行再次清洗和去氧化物等清洗工艺后，高温下在曝露的沟槽隔离区70的侧壁上生长出厚度例如为150埃的氧化层，用以阻止氧分子向有源区扩散。同时也改善了衬底10和沟槽隔离区70的填充物700之间的界面特性。沟槽隔离区70被填充物700填满，填充物700覆盖沟槽隔离区70的底部和侧壁。在一些实施例中，还可以先对沟槽隔离区70的侧壁及顶角进行热氧化，在沟槽隔离区70中形成热氧化侧壁及热氧化圆化顶角，以提高隔离性能，然后再通过等离子体增强化学气相沉积工艺在沟槽隔离区70上形成填充物700。填充物700的材料可以为例如二氧化硅、氮化硅、氮氧化硅等。
55.请参阅图12
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13，图13为本技术在一实施例中的沟槽隔离区平坦化示意图。在步骤s23中，对填充物700进行平坦化处理，以形成沟槽隔离区70。通过湿法刻蚀移除部分填充物700和隔离氮化物102，以形成沟槽隔离区70。可以使用例如化学机械抛光方法使氧化物平坦化，并去除氮化物。通过例如化学机械研磨工艺对沟槽隔离区70进行平坦化处理。例如将衬底10放置在研磨垫上，使得衬底10与研磨垫接触，然后对衬底10上的填充物700进行研磨，以暴露出隔离氮化层102。在本技术的一实施例中，例如通过稀释的氢氟酸将位于沟槽隔离区70顶部的填充物700移除掉，然后在通过稀释的氢氟酸将隔离氮化层102移除。在本技术的一实施例中，对填充物700进行平坦化处理，去除残余的氮化硅和二氧化硅。在衬底10的表面生长一层新的热氧化层作为牺牲氧化层104，以减少界面缺陷。
56.请参阅图14和图15，图14为本技术在一实施例中的第一深阱层示意图。图15为本技术在一实施例中的第二深阱层和过渡区示意图。在沟槽隔离区70形成之后进行深阱注入。在步骤s3中，形成第一深阱层20于衬底10内部。在步骤s4中，形成第二深阱层30于第一深阱层20上。在本技术的一实施例中，第一深阱层20 可以为深n阱注入，第二深阱层30可以为深p阱注入。第一阱区50的离子掺杂类型可以为n型掺杂，第二阱区60的离子掺杂类型可以为p型掺杂。请参阅图15，在步骤s5中，形成过渡区40于第二深阱层30上。在本技术的一实施例中，本技术的半导体结构还包括第一阱区50和第二阱区60。第一阱区50设置在第一深阱层20上，且第一阱区50与第二深阱层30的侧壁接触。第二阱区60设置在第二深阱层30上，
且第二阱区60与过渡区40的侧壁接触。第一阱区50和第一深阱层20包裹第二阱区60和第二深阱层30，以实现对工作器件的隔离保护作用，减少噪声的影响。
57.请参阅图16，图16为本技术在一实施例中的栅极结构示意图。在步骤s6中，形成栅极结构80于衬底10的上表面，且栅极结构80覆盖部分过渡区40。栅极结构80可以包括栅氧化层801、多晶层结构802、补偿侧墙结构803以及侧墙结构804。多晶层结构802的厚度范围可以为例如150
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300nm，使用例如化学气相沉积方法制备。补偿侧墙结构803形成于栅氧化层801和多晶层结构802的侧壁，补偿侧墙结构803可以隔开和补偿由于离子注入所引起的横向扩散。侧墙结构804形成于补偿侧墙结构803的外侧，以便于形成源漏。
58.请参阅图16，为了制备栅氧化层801，首先将衬底10曝露在空气中沾染的杂质和形成的氧化层清洗掉。进入氧化炉生长一薄层二氧化硅，进行多晶淀积。衬底10转入通有硅烷的低压化学气相淀积设备，硅烷分解从而在衬底10的表面淀积一层多晶体，之后形成多晶层并进行掺杂。在光刻区利用深紫外线光刻技术刻印多晶层，利用异向等离子体记刻蚀机对淀积的多晶层进行刻蚀，得到垂直衬底10上表面的多晶层结构802。为了防止大剂量的源漏注入过于接近沟道从而导致沟道过短甚至源漏连通，在多晶层结构802的两侧形成补偿侧墙结构803以及侧墙结构804。利用化学气相淀积设备淀积一层薄膜氮化硅或者二氧化硅，在本实施例中，薄膜的厚度范围可以为例如1
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5nm。然后进行回刻蚀，在多晶层结构802的侧壁上形成一个薄层侧墙。补偿侧墙结构803刻蚀后，在多晶层结构802的表面保留该氧化层，以在后续工艺中对器件进行保护。侧墙结构804形成于补偿侧墙结构803的外侧，以便于形成源漏。通过沉积例如四乙基原硅酸盐氧化物和氮化硅的复合层，并对四乙基原硅酸盐氧化物和氮化硅进行等离子回刻，以形成侧墙结构804。
59.请参阅图17，图17为本技术在一实施例中的掺杂区示意图。在步骤s7中，形成第一掺杂区901于栅极结构80的一侧。在步骤s8中，形成第二掺杂区902于栅极结构80背离第一掺杂区901的一侧。通过对衬底10的上表面注入离子形成掺杂区90。掺杂区90可以包括第一掺杂区901和第二掺杂区902、第三掺杂区903、第四掺杂区904以及第五掺杂区905。在本技术的一个实施例中，分别对第一掺杂区901、第三掺杂区903以及第四掺杂区904进行n型重掺杂。对第二掺杂区902和第五掺杂区905进行p型重掺杂。
60.综上所述，本技术在衬底上表面设置沟槽隔离区，增加了电流的有效沟道长度，提高了绝缘栅双极型晶体管的耐压性。本技术所提出的半导体器件放大了工作电流，同时通过沟槽隔离区调整漏极到栅极的距离，在获取大电流的同时为半导体器件提供有效保护。另外，通过深阱层对工作器件进行保护，提高了该器件在不同工作环境下的适应性。本技术提出的半导体结构及其制造方法，可以有效提高器件的耐压性，并对工作器件提供保护。
61.以上描述仅为本技术的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本技术中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
62.除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。