用于制造半导体封装结构的方法和系统与流程

1.本公开涉及一种用于制造半导体封装结构的方法和系统，且涉及一种包含薄化步骤的方法和一种用于实现所述方法的系统。


背景技术：

2.为了减小半导体封装结构的厚度，处于制程的中间状态的模制晶片经薄化。然而，模制晶片可包含半导体裸片和覆盖半导体裸片的模制原料。由于经薄化的模制晶片的厚度较小，且半导体裸片与模制原料之间的cte不匹配，经薄化的模制晶片可能发生严重翘曲。因此，卡盘可能未成功地处理经薄化的模制晶片。因此，可能难以对翘曲且经薄化的模制晶片进行后续步骤。


技术实现要素：

3.在一些实施例中，一种用于制造半导体封装结构的方法包含：(a)提供包含包封于包封物中的至少一个半导体组件的封装体；(b)将展平力提供到封装体；(c)在(b)之后使封装体薄化；(d)将膜附接到封装体；以及(e)在(d)之后释放展平力。
4.在一些实施例中，一种用于制造半导体封装结构的系统包含研磨单元、膜附接单元和带移除单元。研磨单元用于研磨具有带的封装体。膜附接单元用于将膜附接到封装体。带移除单元用于从封装体移除带。膜附接单元安置于研磨单元与带移除单元之间。
附图说明
5.在与附图一起阅读时，本公开的一些实施例的各方面根据以下详细描述最好地理解。应注意，各种结构可能未按比例绘制，且出于论述的清楚起见，各种结构的尺寸可任意增大或减小。
6.图1示出根据本公开的一些实施例的用于制造半导体封装结构的系统的示意性布置。
7.图2示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
8.图3示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
9.图4示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
10.图4a示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
11.图5示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
12.图6示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一
或多个阶段。
13.图7示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
14.图8示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
15.图9示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
16.图10示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
17.图11示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
18.图12示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
19.图13示出根据本公开的一些实施例的用于制造半导体封装结构的系统的示意性布置。
20.图14示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
21.图15示出根据本公开的一些实施例的用于制造半导体封装结构的方法的实例的一或多个阶段。
具体实施方式
22.在所有附图和详细描述中使用共同参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本公开的实施例。
23.以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。在下文描述组件和布置的具体实例，以解释本公开的某些方面。当然，这些仅是实例且并不希望为限制性的。举例来说，在以下描述中，第一特征形成在第二特征上方或上可以包含第一特征和第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施例和/或布置之间的关系。
24.图1示出根据本公开的一些实施例的用于制造半导体封装结构的系统5的示意性布置。系统5可包含带附接单元(tape attaching unit)50、研磨单元(grinding unit)51、粘合剂释放单元(adhesive releasing unit)52、膜附接单元(film attaching unit)53、翻转单元(overturning unit)54、带移除单元(tape removing unit)55、固化单元(curing unit)56、标记单元(marking unit)57和锯切单元(sawing unit)58。
25.如图1所示，带附接单元50、研磨单元51、粘合剂释放单元52、膜附接单元53、翻转单元54、带移除单元55、固化单元56、标记单元57和锯切单元58可按顺序安置或布置。也就是说，可循序在带附接单元50、研磨单元51、粘合剂释放单元52、膜附接单元53、翻转单元54、带移除单元55、固化单元56、标记单元57和锯切单元58中处理工件。也就是说，可按此次
序递送或传送工件。举例来说，根据此类布置，膜附接单元53安置于研磨单元51与带移除单元55之间，且翻转单元54安置于膜附接单元53与带移除单元55之间。
26.带附接单元50和膜附接单元53用于将膜的带附接到工件上。研磨单元51用于研磨工件的表面以便使工件薄化。粘合剂释放单元52用于释放工件上的带的粘合剂。翻转单元54用于翻转工件。带移除单元55用于从工件移除带。固化单元56用于使工件的至少一部分固化或硬化。标记单元57用于在工件上或在工件中形成标记。锯切单元58用于将工件锯切或切割为多个单分的组件。
27.图2到图11示出根据本公开的一些实施例的用于制造半导体封装结构的方法。在一些实施例中，方法用于制造图11所示的半导体封装结构6。
28.参看图2和图3，其中图3示出图2中的封装体1的区的部分放大视图，封装体1可形成于载体9上。载体9可以是玻璃载体，并且可以是晶片类型、面板类型或条带类型。封装体1可呈模制晶片类型(molded wafer type)或呈模制面板类型(molded panel type)，且可具有第一表面11(例如，顶表面)和与第一表面11相对的第二表面12(例如，底表面)。封装体1可包含至少一个半导体组件13、包封物14、重新分布结构15、多个凸块下金属层(ubm)154和多个外部连接件16。至少一个半导体组件13可包含并排安置的多个半导体裸片13。半导体组件13具有第一表面131(例如，主动表面)、第二表面132(例如，背侧表面)和侧表面133。半导体组件13的第一表面131(例如，主动表面)邻近于封装体1的第一表面11。也就是说，封装体1的第一表面11比封装体1的第二表面12更接近半导体组件13的第一表面131(例如，主动表面)。封装体1的第一表面11与第一表面131(例如，主动表面)之间的距离小于封装体1的第二表面12与半导体组件13的第一表面131(例如，主动表面)之间的距离。第二表面132与第一表面131相对，并且侧表面133在第一表面131与第二表面132之间延伸。半导体组件13的第二表面132可安置于载体9上或附接到所述载体9。半导体组件13可包含多个导电衬垫133和多个柱形凸块(stud bump)134。导电衬垫133可包含铜、铝或金，且可邻近于半导体组件13的第一表面131安置或从所述第一表面131暴露。柱形凸块134可安置于导电衬垫133上且可从半导体组件13的第一表面131凸起。在一些实施例中，柱形凸块134可包含铜(cu)，且可呈支柱形式。
29.包封物(encapsulant)14可为具有或不具有填充剂的固化模制原料。包封物14可覆盖载体9、半导体组件13的第二表面132、半导体组件13的侧表面133和半导体组件13的柱形凸块134。因此，包封物14包封柱形凸块134和半导体组件13。半导体组件13包封于包封物14中。包封物14具有第一表面141以及与第一表面141相对的第二表面142。在一些实施例中，包封物14的第一表面141可被研磨，且柱形凸块134的顶表面可与包封物14的第一表面141大体上共平面。因此，柱形凸块134的顶表面可从包封物14的第一表面141暴露。半导体组件13的第二表面132可与包封物14的第二表面142大体上共平面，且其可为封装体1的第二表面12。
30.重新分布结构(redistribution structure)15可安置于包封物14的第一表面141上，且可包含第一电介质层151、互连结构152和第二电介质层153。第一电介质层151可覆盖包封物14，且可限定多个开口1511以暴露柱形凸块134的顶表面。在一些实施例中，第一电介质层151可包含或由以下各项形成：光致抗蚀剂层，经固化光敏材料，经固化光可成像电介质(pid)材料，例如聚酰胺(pa)、味之素堆积膜(ajinomoto build-up film,abf)、双马来
酰亚胺-三嗪(bt)、聚酰亚胺(pi)、环氧树脂或聚苯并恶唑(pbo)，或其中两者或多者的组合。
31.互连结构152可形成于第一电介质层151的顶表面上且形成于第一电介质层151的开口1511中。互连结构152可为扇出型(fan-out)重新分布层或扇入型(fan-in)重新分布层。举例来说，互连结构152可包含多个导电迹线1521和多个导电衬垫1522、1523。导电衬垫1522可安置于第一电介质层151的开口1511中且接触柱形凸块134的顶表面。导电衬垫1523可安置于ubm 154正下方，且也可被称作“捕获焊盘(capture lands)”。导电迹线1521在导电衬垫1522、1523之间延伸。在一些实施例中，导电迹线1521和导电衬垫1522、1523可一体地且同时地形成。如图2和图3所示，互连结构152可包含一个电路层；然而，在其它实施例中，互连结构152可包含电连接到彼此的多个电路层。
32.第二电介质层153可覆盖第一电介质层151和互连结构152，且可限定多个开口1531以暴露互连结构152的导电衬垫1523(即，捕获焊盘)。在一些实施例中，第二电介质层153可包含或由以下各项形成：光致抗蚀剂层，经固化光敏材料，经固化光可成像电介质(pid)材料，例如聚酰胺(pa)、味之素堆积膜(abf)、双马来酰亚胺-三嗪(bt)、聚酰亚胺(pi)、环氧树脂或聚苯并恶唑(pbo)，或其中两者或更多者的组合。
33.ubm 154可形成于第二电介质层153的顶表面上且形成于第二电介质层153的开口1531中，以便接触互连结构152的导电衬垫1523(即，捕获焊盘)。外部连接件16(例如，焊球)可形成或安置于ubm 154上。因此，外部连接件16安置于重新分布结构15上。
34.参看图4，可将展平力(flattening force)提供或施加到封装体1。在一些实施例中，封装体1和载体9可被提供或移动到带附接单元50(图1)。在带附接单元50中，带2可附接到封装体1的第一表面11或安置于所述第一表面上以覆盖封装体1的重新分布结构15和外部连接件16。也就是说，带附接单元50可用于将带2附接到封装体1的第一表面11。在一些实施例中，带(tape)2可以是背研磨(back grinding,bg)带，并且带2的厚度可以大于封装体1的厚度。举例来说，带2的厚度可为约500μm，且封装体1的厚度可为约300μm。同时，形成包含带2、封装体1和载体9的组合件4。另外，厚带2(例如，bg带)可提供硬度和刚度，这可将展平力提供到封装体1且减轻封装体1的翘曲。
35.参看图4a，通过将封装体1固定在展平卡盘(flatterning chuck)9'上，可进一步将展平力提供或施加到封装体1。如图4a所示，带2、封装体1和载体9的组合件4通过抽吸,例如真空抽吸,附接到或紧固到展平卡盘9'上。也就是说，利用展平卡盘9'来吸住带2、封装体1和载体9的组合件4。展平卡盘9'具有接收表面91'，且包含多个抽吸孔93'。抽吸孔93'中的每一者与真空源连通，且在接收表面91'处具有开口。在一些实施例中，组合件4经由抽吸孔93'而被吸在展平卡盘9'的接收表面91'上。组合件4的载体9可接触展平卡盘9'的接收表面91'。展平卡盘9'可将抽吸力提供到整个封装体1，这可将展平力提供到封装体1且减轻封装体1的翘曲。
36.参看图5，带2、封装体1和载体9的组合件4通过抽吸,例如真空抽吸附接到或紧固到第一卡盘8上。也就是说，利用第一卡盘8来吸住带2、封装体1和载体9的组合件4。第一卡盘8具有接收表面81，且包含多个抽吸孔83。抽吸孔83中的每一者与真空源连通，且在接收表面81处具有开口。在一些实施例中，组合件4经由抽吸孔83而被吸在第一卡盘8的接收表面81上。组合件4的带2可接触第一卡盘8的接收表面81。
37.参看图6，组合件4和第一卡盘8可被提供或移动到研磨单元51(图1)。在研磨单元51中，移除载体9，且通过研磨头7来研磨封装体1的第二表面12。因此，封装体1从封装体1的第二表面12经薄化。在研磨过程期间，带2(例如，背研磨(bg)带)可提供缓冲区，以便保护外部连接件16免受由研磨头7的按压引起的损坏。
38.参看图7，在从经薄化封装体1移除研磨头7之后，由于经薄化的封装体1的厚度较小，且包封物14、半导体组件13和重新分布结构15之间的热膨胀系数(coefficient of thermal expansion,cte)不匹配，经薄化封装体1可发生较大翘曲。在一些实施例中，较大翘曲度可大于7μm。
39.接着，可以将被吸在第一卡盘8上的经薄化封装体1和带2提供或移动到粘合剂释放单元52(图1)。粘合剂释放单元52可包含光照射源，例如紫外(uv)光源。在粘合剂释放单元52中，带2被uv光照射，使得带2的粘合剂被减少或释放。也就是说，粘合剂释放单元52可用于释放带2的粘合剂。
40.参看图8，可以将被吸在第一卡盘8上的经薄化封装体1和带2提供或移动到膜附接单元53(图1)。在膜附接单元53中，膜(film)3可附接到封装体1的第二表面12或安置于所述第二表面12上。也就是说，膜附接单元53可用于将膜3附接到封装体1的第二表面12。在一些实施例中，膜3可为预切割层压膜(pre-cut lamination film)。举例来说，预切割层压膜可为包含背侧涂层膜(back side coating film)(或背侧膜(back side film))31和切割带(dicing tape)32的双层结构。也就是说，预切割层压膜可为切割带32和背侧涂层膜31的组合。背侧涂层膜31可用于在其上形成标记，且背侧涂层膜31的厚度可为约25μm到约40μm。切割带32可用于切割步骤或锯切步骤中，且切割带32的厚度可为约80μm到约100μm。同时，形成包含带2、封装体1和膜3的组合件4'。
41.在所示出的实施例中，在移除带2(例如，bg带)之前将膜3附接到封装体1。也就是说，封装体1可插入于带2(例如，bg带)与膜3之间。因此，由于封装体1发生例如小于7μm的翘曲度的较小翘曲，可容易地将膜3附接到封装体1。在比较性实施例中，在移除带2(例如，bg带)之后将膜3附接到封装体1。当从经薄化封装体1移除带2(例如，bg带)时，经薄化封装体1可发生严重翘曲(例如，大于7μm的翘曲度)且可能难以被卡盘吸住。因此，在后续阶段中膜3难以附接到封装体1。此外，在所示出的实施例中，厚带2(例如，bg带)可提供硬度和刚度，这可减轻封装体1的翘曲。另外，在所示出的实施例中，膜3可通过滚轮附接到封装体1的第二表面12。因此，由于滚轮的按压力，封装体1的翘曲可减小。
42.参看图9，被第一卡盘8吸住的组合件4'(包括带2、封装体1和膜3)在翻转单元54(图1)中被翻转，使得带2、封装体1和膜3的组合件4'通过抽吸,例如真空抽吸,附接到或紧固到第二卡盘8'上。也就是说，翻转单元54用于翻转封装体1、带2和膜3的组合件4'。另外，利用第二卡盘8'吸住带2、封装体1和膜3的组合件4'。第二卡盘8'具有接收表面81'，且包含多个抽吸孔83'。抽吸孔83'中的每一者与真空源连通，且在接收表面81'处具有开口。在一些实施例中，组合件4'经由抽吸孔83'被吸在第二卡盘8'的接收表面81'上。组合件4'的膜3可接触第二卡盘8'的接收表面81'。接着，移除第一卡盘8。
43.参看图10，组合件4'和第二卡盘8'可提供或移动到带移除单元55(图1)。在带移除单元55中，从封装体1移除带2，且暴露外部连接件16。也就是说，膜移除单元53可用于移除带2。由于带2的粘合剂被释放或减少，因此可容易地移除带2，且在移除之后不会将残余物
(残胶)留在封装体1上。
44.接着，可以将被吸在第二卡盘8'上的封装体1和膜3提供或移动到固化单元56(图1)。在固化单元56中，可使膜3的背侧涂层膜31固化或硬化。也就是说，固化单元56可用于使膜3的背侧涂层膜31固化或硬化。
45.接着，从第二卡盘8'移除封装体1和膜3，且接着可将所述封装体1和膜3提供或移动到标记单元57(图1)。在标记单元57中，可以在膜3的背侧涂层膜31之上或之中形成标记。也就是说，标记单元57可用于在膜3的背侧涂层膜31之上或之中形成标记。应注意，在形成标记期间，切割带32仍在背侧涂层膜31上。因此，用于形成标记的光照射源(例如，激光)可穿过膜3的切割带32。
46.参看图11，可以将封装体1和膜3提供或移动到锯切单元58(图1)。在锯切单元58中，封装体1和膜3可附接到切割框架(cutting frame)或安装在切割框架上，且接着将其锯切或单分以形成多个如图11的半导体封装结构6。
47.如图11所示，半导体封装结构6可包含单分的封装体1和单分的背侧涂层膜31。单分的封装体1可包含半导体组件13、包封物14、重新分布结构15、ubm 154和外部连接件16。
48.图12示出根据本公开的一些实施例的用于制造半导体封装结构的方法。所示出的过程的初始阶段与图2到图7中所示出的阶段相同或类似。图12描绘图7中所描绘的阶段之后的阶段。
49.参看图12，可以将被吸在第一卡盘8上的经薄化封装体1和带2提供或移动到膜附接单元53(图1)。在膜附接单元53中，膜3'可形成或安置于封装体1的第二表面12上。在一些实施例中，膜3'可为单层结构，所述单层结构为切割带32'。切割带32'可用于切割步骤或锯切步骤中，且切割带32'的厚度可为约80μm到约100μm。
50.接着，方法的以下阶段可类似于图9到图11中所示出的阶段，以便获得多个半导体封装结构。由所示出的过程形成的半导体封装结构可类似于图11的半导体封装结构6，不同之处在于所示出的实施例的半导体封装结构可不包含背侧涂层膜31。
51.图13示出根据本公开的一些实施例的用于制造半导体封装结构的系统5a的示意性布置。图13的系统5a类似于图1的系统5，不同之处在于图13的系统5a进一步包含安置于膜附接单元53与带移除单元55之间的额外膜附接单元53a。
52.图14到15示出根据本公开的一些实施例的用于制造半导体封装结构的方法。在一些实施例中，方法用于制造图11所示的半导体封装结构6。所示出的过程的初始阶段与图2到图7中所示出的阶段相同或类似。图14描绘在图7中所描绘的阶段之后的阶段。
53.参看图14，可以将被吸在第一卡盘8上的经薄化封装体1和带2提供或移动到膜附接单元53(图13)。在膜附接单元53中，膜3a可形成或安置于封装体1的第二表面12上。在一些实施例中，膜3a可为单层结构,所述单层结构为背侧涂层膜31。
54.参看图15，可以将被吸在第一卡盘8上的膜3a、经薄化封装体1和带2提供或移动到额外膜附接单元53a(图13)。在额外膜附接单元53a中，膜3b可以附接到膜3a(例如，背侧涂层膜31)或安置于所述膜3a上。在一些实施例中，膜3b可为单层结构，所述单层结构为切割带。
55.接着，方法的以下阶段可类似于图9到图11中所示出的阶段，以便获得多个如图11的半导体封装结构6。
56.除非另外规定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“上面”、“下面”等空间描述是相对于图中所示的定向而指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，前提为本公开的实施例的优点是不会因此类布置而有偏差。
57.如本文中所使用，使用术语“近似地”、“大体上”、“大体”和“约”来描述和解释较小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的
±
10％的变化范围，如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％、或小于或等于
±
0.05％。举例来说，如果第一数值在第二数值的小于或等于
±
10％的变化范围内，例如小于或等于
±
5％，小于或等于
±
4％，小于或等于
±
3％，小于或等于
±
2％，小于或等于
±
1％，小于或等于
±
0.5％，小于或等于
±
0.1％，或小于或等于
±
0.05％，那么第一数值可被认为“大体上”相同于或等于第二数值。举例来说，“基本上”垂直可以指相对于90
°
的小于或等于
±
10
°
的角度变化范围，如小于或等于
±5°
、小于或等于
±4°
、小于或等于
±3°
、小于或等于
±2°
、小于或等于
±1°
、小于或等于
±
0.5
°
、小于或等于
±
0.1
°
、或小于或等于
±
0.05
°
。举例来说，如果特性或数量的最大数值在特性或数量的最小数值的小于或等于+10％的变化范围内，例如小于或等于+5％、小于或等于+4％、小于或等于+3％、小于或等于
±
2％、小于或等于+1％、小于或等于+0.5％、小于或等于+0.1％、或小于或等于+0.05％，那么所述特性或数量可被认为“大体上”一致。
58.如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可认为两个表面为共平面的或大体上共平面的。如果表面的最高点与最低点之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可认为表面为大体上平坦的。
59.如本文所使用，除非上下文清楚地另外指明，否则单数形式“一(a/an)”以及“所述”可包含多个指示物。
60.如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代转移电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子/米(s/m)。通常，导电材料为电导率大于约104s/m，例如至少105s/m或至少106s/m的一种材料。材料的电导率有时可以随温度变化。除非另外指定，否则材料的电导率是在室温下测量的。
61.此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此范围格式是为了便利和简洁而使用的，且应灵活理解为不仅包含明确地指定为范围极限的数值，而且还包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
62.虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书限定的本公开的真实精神和范围的情况下，进行各种改变和取代等效物。图示可能未必按比例绘制。由于制造工艺和公差，本公开中的工艺再现与实际设备之间可能存在区别。可以存在未特定地说明的本公开的其它实施例。说明书和图式应视为说明性的而不是限制性的。可进行修改，以使特
定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。相应地，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。