半导体器件的制作方法、半导体器件及存储器与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件的制作方法、半导体器件及存储器。


背景技术：

2.半导体器件中的堆栈层具有台阶结构，现有技术在台阶结构上覆盖介质层后，通过一次刻蚀的工艺形成贯穿介质层和台阶结构的虚拟沟道孔(dch，dummy channel hole)，使得虚拟沟道孔的深度较大。由于刻蚀工艺的限制，深度较大的虚拟沟道孔的顶部尺寸和底部尺寸差异较大，即虚拟沟道孔的底部尺寸较小，顶部尺寸较大。而虚拟沟道孔的底部尺寸较小，容易导致虚拟沟道孔底部对应的字线(wl)弯曲(bending)；虚拟沟道孔的顶部尺寸较大，容易导致台阶结构上的触点结构(ct)的连接窗口(window)减小，影响半导体器件的性能。


技术实现要素：

3.本发明提供一种半导体器件的制作方法、半导体器件及存储器，能够提高半导体器件的性能。
4.本发明提供了一种半导体器件的制作方法，包括：
5.提供基底以及位于所述基底上的堆栈层，所述堆栈层具有台阶结构；
6.形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构；
7.形成覆盖所述台阶结构和所述虚拟沟道结构的介质层。
8.进一步优选地，所述形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构的步骤，包括：
9.在所述台阶结构上形成第一掩膜层，所述第一掩膜层具有第一开口；
10.通过所述第一开口，形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道孔；
11.在所述虚拟沟道孔内形成所述虚拟沟道结构。
12.进一步优选地，所述在所述台阶结构上形成第一掩膜层的步骤，包括：
13.在所述台阶结构上形成初始掩膜层，所述初始掩膜层包括第一区和第二区；
14.对所述初始掩膜层进行处理，使所述第一区的刻蚀速率大于所述第二区的刻蚀速率；
15.对所述初始掩膜层进行刻蚀，以在所述初始掩膜层的所述第一区形成所述第一开口，得到所述第一掩膜层。
16.进一步优选地，所述初始掩膜层为非结晶层；
17.所述对所述初始掩膜层进行处理的步骤，包括：
18.对所述非结晶层进行激光照射，使所述非结晶层的所述第一区或所述第二区结晶。
19.进一步优选地，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤，包括：
20.在所述虚拟沟道孔和所述第一开口中填充绝缘层，以形成所述虚拟沟道结构。
21.进一步优选地，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤之后，还包括：
22.去除所述第一掩膜层。
23.进一步优选地，所述在所述台阶结构上形成初始掩膜层的步骤之前，还包括：
24.在所述台阶结构的表面形成第二掩膜层，所述初始掩膜层位于所述第二掩膜层上，所述第二掩膜层的刻蚀速率小于所述初始掩膜层的刻蚀速率；
25.所述对所述初始掩膜层进行刻蚀，以在所述初始掩膜层的所述第一区形成所述第一开口的步骤，包括：
26.对所述初始掩膜层和所述第二掩膜层进行刻蚀，以在所述初始掩膜层的所述第一区形成所述第一开口，并在所述第一开口对应的第二掩膜层中形成第二开口。
27.进一步优选地，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤，包括：
28.在所述虚拟沟道孔、所述第一开口和所述第二开口中填充绝缘层，以形成所述虚拟沟道结构。
29.进一步优选地，所述台阶结构包括多个台阶，每个所述台阶对应至少一个所述虚拟沟道结构；
30.在所述形成覆盖所述台阶结构和所述虚拟沟道结构的介质层的步骤之前，还包括：
31.对所述虚拟沟道结构的顶部进行刻蚀，使刻蚀后的虚拟沟道结构的上表面高度低于对应的台阶的上表面高度。
32.相应地，本发明还提供了一种半导体器件，包括：
33.基底；
34.位于所述基底上的堆栈层，所述堆栈层具有台阶结构；
35.贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构；以及，
36.覆盖所述台阶结构和所述虚拟沟道结构的介质层。
37.进一步优选地，所述半导体器件还包括：
38.位于所述台阶结构上的第一掩膜层，所述虚拟沟道结构还贯穿所述第一掩膜层。
39.进一步优选地，所述半导体器件还包括：
40.位于所述台阶结构与所述第一掩膜层之间的第二掩膜层，所述虚拟沟道结构还贯穿所述第二掩膜层。
41.进一步优选地，所述堆栈层还包括位于所述台阶结构外的核心区；
42.所述第一掩膜层还位于所述核心区上。
43.进一步优选地，所述台阶结构包括多个台阶，每个所述台阶对应至少一个所述虚拟沟道结构；
44.所述虚拟沟道结构的上表面高度低于对应的台阶的上表面高度。
45.本发明实施例还提供一种存储器，包括存储阵列结构，以及与所述存储阵列结构连接的外围结构；
46.所述存储阵列结构包括上述半导体器件。
47.本发明的有益效果为：通过提供基底以及位于基底上的堆栈层，堆栈层具有台阶
结构，形成贯穿台阶结构并延伸至基底内的虚拟沟道结构，然后形成覆盖台阶结构和虚拟沟道结构的介质层，使得虚拟沟道结构仅位于介质层下方的台阶结构和基底中，减小虚拟沟道结构的深度，从而减小虚拟沟道结构的顶部尺寸和底部尺寸的差异，即减小虚拟沟道结构的顶部尺寸，并增大底部尺寸，而虚拟沟道结构的底部尺寸增大，能够改善虚拟沟道结构底部对应的字线弯曲问题，虚拟沟道结构的顶部尺寸减小，能够增大触点结构的连接窗口，提高半导体器件的性能，进而提高存储器的性能。
附图说明
48.为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
49.图1为本发明实施例提供的半导体器件的制作方法的一个流程示意图；
50.图2a为本发明实施例提供的半导体器件中堆栈层的一个俯视图；
51.图2b为本发明实施例提供的半导体器件中堆栈层的另一个俯视图；
52.图3a至图3k为本发明实施例提供的半导体器件的制作方法的一个结构示意图；
53.图4a至图4i为本发明实施例提供的半导体器件的制作方法的另一个结构示意图；
54.图5为本发明实施例提供的半导体器件中存储沟道结构与共源极结构的一个连接示意图；
55.图6为本发明实施例提供的半导体器件中存储沟道结构与共源极结构的另一个连接示意图；
56.图7为本发明实施例提供的半导体器件中存储沟道结构与共源极结构的又一个连接示意图；
57.图8为本发明实施例提供的半导体器件的一个结构示意图；
58.图9为本发明实施例提供的半导体器件的另一个结构示意图；
59.图10为本发明实施例提供的半导体器件的又一个结构示意图；
60.图11为本发明实施例提供的半导体器件的又一个结构示意图；
61.图12是本发明实施例提供的存储器的一个结构示意图。
具体实施方式
62.这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
63.在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个
或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
64.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
65.这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
66.参见图1，是本发明实施例提供的半导体器件的制作方法的流程示意图。
67.如图1所示，本发明实施例提供的半导体器件的制作方法，所述方法包括步骤101至步骤103，具体如下：
68.步骤101、提供基底以及位于所述基底上的堆栈层，所述堆栈层具有台阶结构。
69.本发明实施例中，基底可以为衬底，衬底可以为硅衬底，也可以为包括其他元素半导体或化合物半导体的衬底。基底也可以包括牺牲层以及位于牺牲层上的叠层结构，叠层结构可以包括纵向交替堆叠的层间绝缘层和半导体层。其中，牺牲层和半导体层均可以为多晶硅(poly)等。基底还可以包括其他膜层，此处不作具体限定。
70.堆栈层可以包括堆叠结构以及位于堆叠结构上的覆盖层。堆叠结构包括多个纵向交替堆叠的层间牺牲层和层间绝缘层，纵向是指垂直于基底上表面的方向。层间牺牲层和层间绝缘层的堆叠层数不做限制，例如48层、64层、128层等等。层间牺牲层包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合，层间绝缘层包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合，覆盖层包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
71.堆栈层可以包括核心区ss和台阶区core。如图2a所示，台阶区ss可以位于核心区core的相对两侧，即台阶区ss的个数可以为两个，且核心区core的相对两侧各连接一个台阶区ss。如图2b所示，核心区core也可以位于台阶区ss的相对两侧，即核心区core的个数可以为两个，且台阶区ss的相对两侧各连接一个核心区core。核心区ss和台阶区core也可以具有其他位置关系，此处不做具体限定。
72.堆栈层的核心区core中形成有纵向贯穿堆叠结构并延伸至基底内的存储沟道结构，覆盖层位于堆叠结构上并覆盖存储沟道结构。堆栈层的台阶区ss形成有台阶结构。
73.如图3a所示，提供基底1，在基底1上形成堆叠结构21，堆叠结构21包括多个纵向交替堆叠的层间绝缘层211和层间牺牲层212。
74.然后，如图3b所示，在堆叠结构21的核心区core形成纵向贯穿堆叠结构21并延伸至基底1内的存储沟道结构3。存储沟道结构3包括沟道层31，以及围绕沟道层31设置的存储介质层32。存储介质层32包括围绕沟道层31周侧设置的隧道层(图中未示出)，围绕隧道层周侧设置的电荷存储层(图中未示出)，以及围绕电荷存储层周侧设置的电荷阻挡层(图中
未示出)。其中，沟道层31可以为多晶硅等，隧道层可以为氧化硅、氮化硅、氮氧化硅等氧化物，电荷存储层可以为包括含量子点或纳米晶体或者含有氮和硅的化合物的绝缘层，电荷阻挡层可以为氧化硅等氧化物。存储串沟道结构3还包括被沟道层31围绕的隔离层33，隔离层33可以为氧化硅等氧化物。
75.然后，如图3c所示，在堆叠结构21上形成覆盖存储沟道结构3的覆盖层22，堆叠结构21和覆盖层22构成堆栈层2。在堆栈层2的台阶区ss形成台阶结构23，台阶结构23包括多个台阶，每个台阶可以对应一个层间牺牲层212以及位于该层间牺牲层212上的层间绝缘层211。
76.步骤102、形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构。
77.本发明实施例中，在堆栈层2的台阶区ss形成台阶结构23后，先形成纵向贯穿台阶结构23并延伸至基底1内的虚拟沟道孔，然后在虚拟沟道孔中形成虚拟沟道结构。本实施例仅在台阶结构23和基底1中形成虚拟沟道孔，以减小虚拟沟道孔的深度，进而减小虚拟沟道孔的顶部尺寸与底部尺寸的差异，即减小虚拟沟道孔的顶部尺寸，并增大底部尺寸，从而减小虚拟沟道结构的顶部尺寸，并增大底部尺寸。
78.在第一实施方式中，步骤102中的所述形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道结构，包括：
79.在所述台阶结构上形成第一掩膜层，所述第一掩膜层具有第一开口；
80.通过所述第一开口，形成贯穿所述台阶结构并延伸至所述基底内的虚拟沟道孔；
81.在所述虚拟沟道孔内形成所述虚拟沟道结构。
82.其中，第一掩膜层沿堆栈层2的上表面延伸，即第一掩膜层形成于堆栈层2的台阶结构23上，还可以形成于堆栈层2的核心区core上。第一掩膜层中第一开口与台阶结构23相对应。第一掩膜层可通过对初始掩膜层的刻蚀制作而成。
83.具体地，所述在所述台阶结构上形成第一掩膜层的步骤，包括：
84.在所述台阶结构上形成初始掩膜层，所述初始掩膜层包括第一区和第二区；
85.对所述初始掩膜层进行处理，使所述第一区的刻蚀速率大于所述第二区的刻蚀速率；
86.对所述初始掩膜层进行刻蚀，以在所述初始掩膜层的所述第一区形成所述第一开口，得到所述第一掩膜层。
87.如图3d所示，在堆栈层2的台阶结构23和核心区core的上形成初始掩膜层40。初始掩膜层40可以包括多个间隔设置的第一区，第一区与台阶结构23中需要设置虚拟沟道结构的位置相对应，且每个第一区对应一个虚拟沟道结构的位置。初始掩膜层40中除第一区之外的其他区域为第二区，第二区与台阶结构23中无需设置虚拟沟道结构的位置相对应。
88.通过对初始掩膜层40的处理，可以使初始掩膜层40的第一区和第二区的刻蚀速率具有差异，且第一区的刻蚀速率大于第二区的刻蚀速率。对初始掩膜层40的所有区域同时进行刻蚀，由于第一区的刻蚀速率较快，第二区的刻蚀速率较慢，因此在完全去除第一区时，第二区还具有剩余膜层，从而在第一区形成第一开口，得到具有第一开口的第一掩膜层4。其中，初始掩膜层40可以为非结晶层，例如非晶poly等。
89.具体地，在初始掩膜层40为非结晶层时，所述对所述初始掩膜层进行处理的步骤，包括：
90.对所述非结晶层进行激光照射，使所述非结晶层的所述第一区或所述第二区结晶。
91.如图3e所示，预先在机台中设置照射图案，通过照射图案对初始掩膜层40进行激光照射，由于初始掩膜层40为非结晶层，因此初始掩膜层40的特定区域经过激光照射后可以结晶，构成结晶层。初始掩膜层40的其他区域(除特定区域之外的区域)仍为非结晶层。其中，特定区域可以为第一区41或第二区42。结晶层与非结晶层之间具有刻蚀差异，使得第一区41和第二区42具有刻蚀差异。需要说明的是，若结晶层的刻蚀速率大于非结晶层的刻蚀速率，则第一区41为结晶层，第二区42为非结晶层；若非结晶层的刻蚀速率大于结晶层的刻蚀速率，则第一区41为非结晶层，第二区42为结晶层。
92.然后，如图3f所示，同时对初始掩膜层40的第一区41和第二区42进行刻蚀，由于第一区41的刻蚀速率大于第二区42的刻蚀速率，因此在第一区41中的膜层全部刻蚀完时，第二区42中仍有剩余膜层，从而在第一区41中形成第一开口43，得到第一掩膜层4。由于第一区41的个数可以为多个，因此第一开口43的个数可以为多个，且每个第一区41对应一个第一开口43。
93.如图3g所示，通过第一掩膜层4的第一开口43，形成贯穿台阶结构23并延伸至基底1内的虚拟沟道孔5。由于第一开口43的个数可以为多个，因此虚拟沟道孔5的个数可以为多个，且每个第一开口43对应一个虚拟沟道孔5。台阶结构23的每个台阶可以对应至少一个虚拟沟道孔5。
94.然后，在虚拟沟道孔5中形成虚拟沟道结构。具体地，所述在所述虚拟沟道孔内形成所述虚拟沟道结构的步骤，包括：
95.在所述虚拟沟道孔和所述第一开口中填充绝缘层，以形成所述虚拟沟道结构。
96.如图3h所示，在第一掩膜层4上形成绝缘层6，且绝缘层6填充第一开口43和虚拟沟道孔5。然后，如图3i所示，去除第一掩膜层4上的绝缘层6，仅保留第一开口43和虚拟沟道孔5中的绝缘层6，第一开口43和虚拟沟道孔5中的绝缘层6即构成虚拟沟道结构51，使得虚拟沟道结构51贯穿台阶结构23并延伸至基底1内。台阶结构23的每个台阶对应至少一个虚拟沟道结构51。
97.步骤103、形成覆盖所述台阶结构和所述虚拟沟道结构的介质层。
98.在形成虚拟沟道结构51后，可以保留第一掩膜层4，此时虚拟沟道结构51贯穿第一掩膜层4和台阶结构23并延伸至基底1内。然后，形成覆盖第一掩膜层4和虚拟沟道结构51的介质层7，介质层7对台阶结构23上方进行填充，使台阶区ss上对应的介质层7的上表面与核心区core上对应的介质层7的上表面平齐，如图8所示。
99.在形成虚拟沟道结构51后，也可以去除第一掩膜层4，如图3j所示，此时虚拟沟道结构51的上表面稍高于其对应的台阶的上表面高度。然后，如图3k所示，在堆栈层2上形成覆盖台阶结构23和虚拟沟道结构51的介质层7，介质层7对台阶结构23的上方进行填充，使台阶区ss上对应的介质层7的上表面与核心区core上对应的介质层7的上表面平齐。
100.需要说明的是，在去除第一掩膜层4之后，且在覆盖介质层7之前，还可以对虚拟沟道结构51的顶部进行刻蚀，使刻蚀后的虚拟沟道结构51的上表面与其对应的台阶的上表面平齐，或者使刻蚀后的虚拟沟道结构51的上表面高度稍低于其对应的台阶的上表面高度。例如，刻蚀后的虚拟沟道结构51的上表面与其对应的台阶中的层间牺牲层212的上表面平
齐。然后，在堆栈层2上形成覆盖台阶结构23和虚拟沟道结构51的介质层7。
101.其中，介质层7可以通过两道工艺形成，即可以先在台阶结构23、虚拟沟道结构51和核心区core的上表面覆盖第一介质层(图中未示出)，第一介质层的厚度可以很薄。然后，在第一介质层上覆盖第二介质层(图中未示出)，第二介质层对台阶结构23的上方进行快速填充，使得第二介质层的上表面平齐。第一介质层和第二介质层共同构成介质层7。
102.在第二实施方式中，在提供基底以及位于基底上的堆栈层(堆栈层具有台阶结构)后，先在台阶结构的表面形成第二掩膜层，然后在第二掩膜层上形成第一掩膜层，即第一掩膜层位于第二掩膜层上。
103.如图4a所示，堆栈层2包括堆叠结构21和覆盖层22，堆叠结构21包括纵向堆叠设置的层间绝缘层211和层间牺牲层212。堆栈层2的核心区core包括纵向贯穿堆叠结构21并延伸至基底1内的存储沟道结构3，覆盖层22位于堆叠结构21上且覆盖存储沟道结构3。存储沟道结构3包括隔离层33，围绕隔离层33设置的沟道层31，以及围绕沟道层31设置的存储介质层32。堆栈层2的台阶区ss具有台阶结构23。
104.在堆栈层2的台阶结构23上形成第二掩膜层8，第二掩膜层8还可以形成于堆栈层2的核心区core上，即第二掩膜层8沿堆栈层2的上表面延伸。然后，在第二掩膜层8上形成初始掩膜层40，初始掩膜层40沿第二掩膜层8的上表面延伸。其中，第二掩膜层8的刻蚀速率小于初始掩膜层40的刻蚀速率。
105.如图4b所示，对初始掩膜层40进行处理，使初始掩膜层40的第一区41的刻蚀速率大于第一掩膜层4的第二区42的刻蚀速率。初始掩膜层40可以为上述第一实施方式中的初始掩膜层40，初始掩膜层40的处理方式可以与上述第一实施方式中初始掩膜层40的处理方式相同，此处不再详细赘述。
106.然后，如图4c所示，对初始掩膜层40和第二掩膜层8进行刻蚀，以在初始掩膜层40的第一区41形成第一开口43，得到第一掩膜层4，并在第一开口43对应的第二掩膜层8中形成第二开口81。
107.由于同时对初始掩膜层40的第一区41和第二区42进行刻蚀，而第一区41的刻蚀速率大于第二区42的刻蚀速率，因此在第一区41中的膜层全部刻蚀完时，第二区42中仍有剩余膜层，此时第一区41中形成第一开口43。继续对第一开口43对应的第二掩膜层8和第二区42进行刻蚀，优选地，在第一开口43对应的第二掩膜层8完全去除后，第二区42中仍有剩余膜层。此时在第一开口43对应的第二掩膜层8中形成第二开口81，即第一开口43与第二开口81对应且连通。第一开口43的个数可以为多个，使得第二开口81的个数可以为多个，且每个第一开口43与一个第二开口81相对应。
108.由于第二掩膜层8的刻蚀速率小于初始掩膜层40的刻蚀速率，因此即使初始掩膜层40(包括第一区41和第二区42)被全部刻蚀完后，也可在台阶结构23上形成具有第二开口81的第二掩膜层8，保证后续虚拟沟道孔的形成。
109.如图4d所示，通过第一开口43和第二开口81，形成贯穿台阶结构23并延伸至基底1内的虚拟沟道孔5。虚拟沟道孔5的个数可以为多个，且每个第一开口43及对应的第二开口81对应一个虚拟沟道孔5。台阶结构23的每个台阶可以对应至少一个虚拟沟道孔5。
110.然后，在第一开口43、第二开口81和虚拟沟道孔5中填充绝缘层，以形成虚拟沟道结构。具体地，如图4e所示，在第一掩膜层4上形成绝缘层6，且绝缘层6填充第一开口43、第
二开口81和虚拟沟道孔5。如图4f所示，去除第一掩膜层4上的绝缘层6，仅保留第一开口43、第二开口81和虚拟沟道孔5中的绝缘层6，第一开口43、第二开口81和虚拟沟道孔5中的绝缘层6即构成虚拟沟道结构51，使得虚拟沟道结构51贯穿台阶结构23并延伸至基底1内。台阶结构23的每个台阶对应至少一个虚拟沟道结构51。
111.在形成虚拟沟道结构51后，可以保留第一掩膜层4和第二掩膜层8，此时虚拟沟道结构51贯穿第一掩膜层4、第二掩膜层8和台阶结构23并延伸至基底1内。然后，形成覆盖第一掩膜层4和虚拟沟道结构51的介质层7，介质层7对台阶结构23上方进行填充，使台阶区ss上对应的介质层7的上表面与核心区core上对应的介质层7的上表面平齐，如图9所示。
112.在形成虚拟沟道结构51后，也可以去除第一掩膜层4和第二掩膜层8，如图4g所示，此时虚拟沟道结构51的上表面稍高于其对应的台阶的上表面高度。然后，可以对虚拟沟道结构51的顶部进行刻蚀，使刻蚀后的虚拟沟道结构51的上表面与其对应的台阶的上表面平齐，或者使刻蚀后的虚拟沟道结构51的上表面高度稍低于其对应的台阶的上表面高度。如图4h所示，刻蚀后的虚拟沟道结构51的上表面与其对应的台阶中的层间牺牲层212的上表面平齐。然后，如图4i所示，在堆栈层2上形成覆盖台阶结构23和虚拟沟道结构51的介质层7，介质层7对台阶结构23的上方进行填充，使台阶区ss上对应的介质层7的上表面与核心区core上对应的介质层7的上表面平齐。
113.需要说明的是，在去除第一掩膜层4和第二掩膜层8之后，也可以不对虚拟沟道结构51的顶部进行刻蚀(此时虚拟沟道结构51的上表面稍高于其对应的台阶的上表面高度)，直接在堆栈层2上形成覆盖台阶结构23和虚拟沟道结构51的介质层7，介质层7对台阶结构23的上方进行填充，使台阶区ss上对应的介质层7的上表面与核心区core上对应的介质层7的上表面平齐。
114.由于堆栈层2中的层间牺牲层212需要置换为栅极层，因此在形成虚拟沟道结构51后，还需要在核心区core形成纵向贯穿堆栈层2并延伸至基底1内的栅线狭缝。通过栅线狭缝，去除堆栈层2中的层间牺牲层212。本实施例减小虚拟沟道结构的深度，进而减小虚拟沟道结构的顶部尺寸，以便在台阶区ss的单位面积内设置更多虚拟沟道结构，提高堆栈层2的支撑效果，避免堆栈层2在去除层间牺牲层212后塌陷。
115.如图5至图7所示，在去除层间牺牲层212后，在层间绝缘层211之间形成栅极层213。栅极层213包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物。栅极层213与层间绝缘层211之间还可以形成绝缘阻挡层24，绝缘阻挡层24与栅极层213之间还可以形成过渡层25。其中，绝缘阻挡层24包括但不限于氧化铝，过渡层25包括但不限于氮化钛，用于提高栅极层213的附着力。另外，栅线狭缝中形成狭缝结构9，使得狭缝结构9纵向贯穿堆栈层2并延伸至基底1内。狭缝结构9可以为氧化硅等绝缘材料，也可以为多晶硅等半导体材料。在狭缝结构9为半导体材料时，狭缝结构9可以为共源极结构。
116.通过对基底1和存储沟道结构3中的膜层进行不同的处理，可以使存储沟道结构3中的沟道层31通过不同方式与共源极结构连接。在第一实施方式中，如图5所示，处理后的基底1包括共源极层11，共源极层11为共源极结构。共源极层11可以为n型掺杂或p型掺杂的多晶硅层。堆叠结构21位于共源极层11上，存储沟道结构3中的沟道层31贯穿堆叠结构21并纵向延伸至共源极层11中，以与共源极层11连接。存储沟道结构3中的存储介质层32位于共源极层11上，且围绕沟道层31设置。狭缝结构9纵向贯穿堆叠结构21并延伸至共源极层11
中，狭缝结构9可以为绝缘材料。虚拟沟道结构51纵向贯穿台阶区ss的台阶结构并延伸至共源极层11中。
117.处理后的基底1还可以包括绝缘介质层12和导电触点13。绝缘介质层12位于共源极层11背离堆栈层2的一侧，导电触点13贯穿绝缘介质层12并延伸至共源极层11内。
118.在第二实施方式中，如图6所示，处理后的基底1包括第一半导体层14、第二半导体层15和第三半导体层16。第二半导体层15位于第一半导体层14上，第三半导体层16位于第二半导体层15上，堆叠结构21位于第三半导体层16上。第一半导体层14、第二半导体层15和第三半导体层16均可以为n型掺杂或p型掺杂的多晶硅层。
119.存储沟道结构3中的沟道层31纵向贯穿堆叠结构21、第三半导体层16和第二半导体层15并延伸至第一半导体层14中。存储沟道结构3中的存储介质层32围绕沟道层31设置，第二半导体层15横向贯穿存储介质层32，以与沟道层31连接，即存储介质层32在第二半导体层15处断开，以保证第二半导体层15能够与沟道层31连接。第二半导体层15可以作为外延层。狭缝结构9可以包括共源极结构91和绝缘层92。共源极结构91纵向贯穿堆叠结构21和第三半导体层16并延伸至第二半导体层15中，绝缘层92围绕共源极结构91设置。狭缝结构9还可以包括过渡层93，过渡层93位于共源极结构91与绝缘层92之间。虚拟沟道结构51纵向贯穿台阶区ss的台阶结构、第三半导体层16和第二半导体层15并延伸至第一半导体层14中。
120.在第三实施方式中，如图7所示，基底1包括衬底17，衬底17可以为半导体衬底，例如可以为硅衬底，还可以为包括其他元素半导体或化合物半导体的衬底。存储沟道结构3中的沟道层31的底部可以设置外延层18，使得沟道层31通过外延层18与衬底17连接。存储沟道结构3中的存储介质层32围绕沟道层31设置。狭缝结构9可以包括共源极结构91和绝缘层92，共源极结构91纵向贯穿堆叠结构21并延伸至衬底17中，绝缘层92围绕共源极结构91设置。狭缝结构9还可以包括过渡层93，过渡层93位于共源极结构91与绝缘层92之间。狭缝结构9底部的衬底17中设置掺杂区19，使得共源极结构91通过过渡层93与掺杂区19连接。掺杂区19可以为n型掺杂区或p型掺杂区。虚拟沟道结构51纵向贯穿台阶区ss的台阶结构并延伸至衬底17中。
121.由上述可知，本发明实施例提供的半导体器件，能够通过提供基底以及位于基底上的堆栈层，堆栈层具有台阶结构，形成贯穿台阶结构并延伸至基底内的虚拟沟道结构，然后形成覆盖台阶结构和虚拟沟道结构的介质层，使得虚拟沟道结构仅位于介质层下方的台阶结构和基底中，减小虚拟沟道结构的深度，从而减小虚拟沟道结构的顶部尺寸和底部尺寸的差异，即减小虚拟沟道结构的顶部尺寸，并增大底部尺寸，而虚拟沟道结构的底部尺寸增大，能够改善虚拟沟道结构底部对应的字线弯曲问题，虚拟沟道结构的顶部尺寸减小，能够增大触点结构的连接窗口，提高半导体器件的性能。
122.相应地，本发明实施例还提供一种半导体器件，能够通过上述实施例中的半导体器件的制作方法制作而成。
123.如图8和图9所示，本实施例提供一种半导体器件，包括基底1、堆栈层2、虚拟沟道结构51和介质层7。
124.其中，基底1可以为衬底，例如可以为硅衬底，也可以为包括其他元素半导体或化合物半导体的衬底。基底1可以包括多个层叠设置的半导体层，半导体层可以为多晶硅等。
基底1还可以包括其他膜层，此处不做具体限定。基底1中的膜层结构可以参见图5至图7，此处不再详细赘述。
125.堆栈层2位于基底1上，堆栈层2可以包括堆叠结构21以及位于堆叠结构21上的覆盖层22。堆叠结构21包括多个纵向交替堆叠的栅极层213和层间绝缘层211。栅极层213和层间绝缘层211的堆叠层数不做限制，例如48层、64层、128层等等。
126.堆栈层2可以包括核心区ss和台阶区core。核心区ss和台阶区core的具体连接关系可参见图2a和图2b，此处不再详细赘述。堆栈层2的核心区core中形成有纵向贯穿堆叠结构21并延伸至基底1内的存储沟道结构3，覆盖层22位于堆叠结构21上并覆盖存储沟道结构3。存储沟道结构3包括隔离层33，围绕隔离层33设置的沟道层31，以及围绕沟道层31设置的存储介质层32。存储介质层32包括围绕沟道层31周侧设置的隧道层(图中未示出)，围绕隧道层周侧设置的电荷存储层(图中未示出)，以及围绕电荷存储层周侧设置的电荷阻挡层(图中未示出)。堆栈层2的核心区core中还形成有狭缝结构9，存储沟道结构3中的沟道层31与狭缝结构9的具体连接关系可以参见图5至图7，此处不再详细赘述。
127.堆栈层2的台阶区ss形成台阶结构23。台阶结构23包括多个台阶，每个台阶可以对应一个栅极层213以及位于该栅极层213上的层间绝缘层211。
128.虚拟沟道结构51纵向贯穿台阶结构23并延伸至基底1内，台阶结构23中的每个台阶可以对应至少一个虚拟沟道结构51。虚拟沟道结构51的上表面可以与对应的台阶的上表面平齐；虚拟沟道结构51的上表面也可以稍高于对应的台阶的上表面，如图8所示；虚拟沟道结构51的上表面也可以稍低于对应的台阶的上表面，例如虚拟沟道结构51的上表面与对应台阶中的栅极层213的上表面平齐，如图9所示。
129.介质层7位于堆栈层2上，且覆盖台阶结构23和虚拟沟道结构51、介质层7对台阶结构23的上方进行填充，使得堆栈层2的台阶区ss上对应的介质层7与堆栈层2的核心区core上对应的介质层7的上表面平齐。
130.进一步地，如图10所示，半导体器件还可以包括第一掩膜层4，第一掩膜层4位于台阶结构23上，第一掩膜层4还可以位于堆栈层2的核心区core上。虚拟沟道结构51还贯穿第一掩膜层4，即虚拟沟道结构51纵向贯穿第一掩膜层4和台阶结构23并延伸至基底1内。介质层7位于第一掩膜层4上，并覆盖虚拟沟道结构51。
131.进一步地，如图11所示，半导体器件还可以包括第二掩膜层8，第二掩膜层8位于台阶结构23与第一掩膜层4之间，第二掩膜层8还可以位于堆栈层2的核心区core与第一掩膜层4之间。虚拟沟道结构51还贯穿第二掩膜层8，即虚拟沟道结构51纵向贯穿第一掩膜层4、第二掩膜层8和台阶结构23并延伸至基底1内。介质层7位于第一掩膜层4上，并覆盖虚拟沟道结构51。
132.本发明实施例提供的半导体器件，能够通过提供基底以及位于基底上的堆栈层，堆栈层具有台阶结构，形成贯穿台阶结构并延伸至基底内的虚拟沟道结构，然后形成覆盖台阶结构和虚拟沟道结构的介质层，使得虚拟沟道结构仅位于介质层下方的台阶结构和基底中，减小虚拟沟道结构的深度，从而减小虚拟沟道结构的顶部尺寸和底部尺寸的差异，即减小虚拟沟道结构的顶部尺寸，并增大底部尺寸，而虚拟沟道结构的底部尺寸增大，能够改善虚拟沟道结构底部对应的字线弯曲问题，虚拟沟道结构的顶部尺寸减小，能够增大触点结构的连接窗口，提高半导体器件的性能。
133.参见图12，是本发明实施例提供的存储器的结构示意图。
134.如图12所示，存储器包括存储阵列结构100，以及与存储阵列结构100连接的外围结构200。存储阵列结构100可以包括上述实施例中的半导体器件，此处不再详细赘述。
135.其中，存储阵列结构100可以为非易失性存储器阵列结构，例如存储阵列结构100可以为nand闪存、nor闪存等。外围结构200可以包含cmos(互补金属氧化物半导体)、sram(静态随机存取存储器)、dram(动态随机存取存储器)、fpga(现场可编程门阵列)、cpu(中央处理器)、xpoint芯片等器件。
136.具体地，外围结构200可以位于存储阵列结构100上，且外围结构200与存储阵列结构100相连接。存储阵列结构100与外围结构200也可以采用其他架构形式，例如外围结构200位于存储阵列结构100的下方，即puc(periphery under core array)架构，或者，外围结构200与存储阵列结构100并列设置，即pnc(periphery near core array)架构等，此处不做具体限定。
137.本发明实施例提供的存储器，能够提高存储器的性能。
138.综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。