具有包围型源区的沟槽型功率半导体器件及其制备方法与流程

1.本技术涉及半导体技术领域，尤其涉及具有包围型源区的沟槽型功率半导体器件及其制备方法。


背景技术：

2.屏蔽栅沟槽型场效应晶体管sgt已被广泛地应用于电源管理等重要的低压领域。这是因为sgt的沟道密度高，同时具备较好的电荷补偿效果。此外，其屏蔽栅结构因有效地隔离了金属栅极与漏极之间的耦合，从而显著地降低了传输电容。这使得sgt拥有更低的比导通电阻、更小的导通和开关损耗、更高的工作频率。
3.相关技术中，会在晶体管中采用p型源区与n型源区复合型的源极结构，其中p型源区使得晶体管的基体区与源极短接。该种源区结构通常采用叉指条结构，即将p型源区与n型源区平行设置在基体区上，且p型源区与n型源区均分源区与基体区的相接面积。
4.上述源区结构会导致源区接收雪崩电流的面积受限，导致晶体管的最大雪崩耐量受限。


技术实现要素：

5.为克服相关技术中存在的问题，本技术提供一种具有包围型源区的沟槽型功率半导体器件及其制备方法，能够扩大雪崩电流通道的交界面，使雪崩电流密度得到降低，进而提高最大雪崩耐量。
6.本技术第一方面提供一种具有包围型源区的沟槽型功率半导体器件，包括：
7.衬底区1、漂移区2、基体区3、源区4、屏蔽栅5、控制栅6、绝缘层7、源极、漏极8以及金属栅极；
8.所述漂移区2与所述衬底区1相接，以所述衬底区指向所述漂移区的方向为上方，所述基体区3和所述源区4依次设置在所述漂移区2上方；所述控制栅6和所述屏蔽栅5由上至下依次设置在所述漂移区2的侧方，并通过所述绝缘层7分别与所述漂移区2、所述基体区3和所述源区4相接；
9.所述源区4包括p型源区41和n型源区42；所述p型源区41设置在所述基体区3上方，所述n型源区42设置在所述p型源区41侧面与所述绝缘层7的相接处，所述n型源区42的一侧与所述绝缘层7相接，使得所述n型源区42被所述p型源区41半包围；
10.所述源极设置在所述源区4上方；所述漏极8设置在所述衬底区1下方；所述金属栅极设在所述控制栅6上方。
11.在一种实施方式中，所述漂移区2具有第一顶面21、第二顶面22和第三顶面23；其中，所述第一顶面21、所述第二顶面22和所述第三顶面23与所述衬底区1的距离逐渐增加；
12.所述第一顶面21通过所述绝缘层7与所述屏蔽栅5的底面相接；所述第二顶面22与所述基体区3的底部相接；所述第三顶面23与所述源区4顶面平齐，使得所述基体区3和所述源区4均设置在所述漂移区2中所述第二顶面22与所述第三顶面23形成的下凹处。
13.在一种实施方式中，所述p型源区41和所述n型源区42的宽度比和长度比均为2:1。
14.在一种实施方式中，所述第二顶面22与所述第三顶面23的面积比为1:1。
15.在一种实施方式中，所述p型源区41和所述n型源区42的掺杂浓度均为重掺杂浓度。
16.在一种实施方式中，所述衬底区1的掺杂类型为n型掺杂，且所述衬底区1的掺杂浓度为重掺杂浓度；
17.所述漂移区2的掺杂类型为n型掺杂，且所述漂移区2的掺杂浓度为轻掺杂浓度；
18.所述基体区3的掺杂类型为p型掺杂，且所述基体区3的掺杂浓度为中掺杂浓度；
19.所述屏蔽栅5和所述控制栅6的掺杂类型均为p型掺杂；所述屏蔽栅5和所述控制栅6的掺杂浓度均为重掺杂浓度。
20.本技术第二方面提供一种具有包围型源区的沟槽型功率半导体器件的制备方法，用于制备如上任一项所述的具有包围型源区的沟槽型功率半导体器件，包括：
21.以半导体材料制作衬底区；
22.在所述衬底区上外延形成漂移区；
23.在所述漂移区上以离子注入或扩散方式形成基体区；
24.在所述漂移区的一侧刻蚀沟槽；
25.在所述沟槽内依次沉积氧化物、多晶硅、氧化物、多晶硅，形成绝缘层、屏蔽栅和控制栅；
26.在所述基体区上贴合所述绝缘层的位置局部掺杂形成n型源区，并在所述n型源区外围掺杂形成p型源区，使得所述n型源区被所述p型源区半包围；
27.在所述p型源区和所述n型源区的上方制作源极；
28.在所述沟槽上方形成金属栅极；
29.在所述衬底区的底部制作漏极。
30.在一种实施方式中，所述在所述漂移区上以离子注入或扩散方式形成基体区，包括：
31.在所述漂移区的第一区域上以离子注入或扩散方式局部掺杂形成所述基体区；在所述漂移区的第二区域上，采用与所述漂移区相同的半导体材料掺杂形成所述漂移区的第三顶面。
32.在一种实施方式中，所述在所述衬底区上外延形成漂移区之后，包括：
33.对所述漂移区进行刻蚀形成所述漂移区的第二顶面；
34.所述在所述漂移区上以离子注入或扩散方式形成基体区，包括：
35.在所述第二顶面上以离子注入或扩散方式形成所述基体区。
36.在一种实施方式中，所述在所述沟槽内依次沉积氧化物、多晶硅、氧化物、多晶硅，形成绝缘层、屏蔽栅和控制栅中，所述多晶硅为重掺杂多晶硅。
37.本技术提供的技术方案可以包括以下有益效果：
38.本技术提供了一种具有包围型源区的沟槽型功率半导体器件，其源区包括p型源区和n型源区，区别于现有的源区结构，即将p型源区与n型源区平行设置在基体区上，且p型源区与n型源区均分源区与基体区的相接面积的叉指条结构，本技术中，p型源区半包围n型源区形成包围型源区结构，扩大了雪崩电流通道的交界面，即分散雪崩电流流经到扩大的
pn结面，使得器件在正向阻断或正向导通时，雪崩电流密度得到降低，有效地改善了功率半导体器件处于阻断或导通时雪崩电流的流向，从而在总雪崩电流固定的条件下，降低了流经p型源区的压降，即降低了源区pn结的并联电阻，抑制了寄生三极管的开启，进而提高最大雪崩耐量，提高了功率半导体器件的可靠性。
39.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本技术。
附图说明
40.通过结合附图对本技术示例性实施方式进行更详细的描述，本技术的上述以及其它目的、特征和优势将变得更加明显，其中，在本技术示例性实施方式中，相同的参考标号通常代表相同部件。
41.图1是本技术实施例示出的具有包围型源区的沟槽型功率半导体器件的结构示意图；
42.图2是本技术实施例示出的叉指条结构的结构示意图；
43.图3是本技术实施例示出的具有包围型源区的沟槽型功率半导体器件的另一结构示意图；
44.图4是本技术实施例示出的具有包围型源区的沟槽型功率半导体器件的制备方法的流程示意图；
45.图5是本技术实施例示出的具有包围型源区的沟槽型功率半导体器件的制备方法的另一流程示意图。
具体实施方式
46.下面将参照附图更详细地描述本技术的优选实施方式。虽然附图中显示了本技术的优选实施方式，然而应该理解，可以以各种形式实现本技术而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本技术更加透彻和完整，并且能够将本技术的范围完整地传达给本领域的技术人员。
47.在本技术使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本技术。在本技术和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
48.应当理解，尽管在本技术可能采用术语“第一”、“第二”、“第三”等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本技术范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
49.实施例一
50.相关技术中，源区结构通常采用叉指条结构，即将p型源区与n型源区平行设置在基体区上，且p型源区与n型源区均分源区与基体区的相接面积。上述源区结构会导致源区
接收雪崩电流的面积受限，导致晶体管的最大雪崩耐量受限。
51.针对上述问题，本技术实施例提供一种具有包围型源区的沟槽型功率半导体器件，能够扩大雪崩电流通道的交界面，使雪崩电流密度得到降低，进而提高最大雪崩耐量。
52.以下结合附图详细描述本技术实施例的技术方案。
53.图1是本技术实施例示出的具有包围型源区的沟槽型功率半导体器件的结构示意图。
54.图2是本技术实施例示出的叉指条结构的结构示意图。
55.参见图1，所述具有包围型源区的沟槽型功率半导体器件，包括：
56.衬底区1、漂移区2、基体区3、源区4、屏蔽栅5、控制栅6、绝缘层7、源极、漏极8以及金属栅极；
57.所述漂移区2与所述衬底区1相接，以所述衬底区指向所述漂移区的方向为上方，所述基体区3和所述源区4依次设置在所述漂移区2上方；所述控制栅6和所述屏蔽栅5由上至下依次设置在所述漂移区2的侧方，并通过所述绝缘层7分别与所述漂移区2、所述基体区3和所述源区4相接；
58.所述源区4包括p型源区41和n型源区42；所述p型源区41设置在所述基体区3上方，所述n型源区42设置在所述p型源区41侧面与所述绝缘层7的相接处，所述n型源区42的一侧与所述绝缘层7相接，使得所述n型源区42被所述p型源区41半包围；
59.参见图2，现有的源区结构中，p型源区41和n型源区42采用叉指条结构，即p型源区41和n型源区42平行设置在基体区3上，而本技术实施例中，p型源区41不再采用传统源区结构中的长条形结构，而是设置为具有一个内凹处的矩形结构，且所述内凹处朝向控制栅6，所述n型源区42设置于所述内凹处，使得所述n型源区42一侧与绝缘层7相接，其余侧面与p型源区41相接，形成n型源区42被所述p型源区41半包围的源区结构。
60.在本技术实施例中，优选地，所述p型源区41和所述n型源区42的宽度比和长度比均为2:1；参见图1，所述p型源区41和所述n型源区42的宽度比为2:1即为图中a:b＝2:1；所述p型源区41和所述n型源区42的长度比为2:1即为图中c:d＝2:1。
61.需要说明的是，上述对于p型源区41和n型源区42的宽度比和长度比的描述仅是本技术实施例给出的一种示例，不作为对本技术的唯一限定，在实际应用过程中，该宽度比和长度比可以根据实际情况进行调整。
62.所述源极设置在所述源区4上方；所述漏极8设置在所述衬底区1下方；所述金属栅极设在所述控制栅6上方。
63.在本技术实施例中，所述p型源区41和所述n型源区42的掺杂浓度均为重掺杂浓度；
64.所述衬底区1的掺杂类型为n型掺杂，且所述衬底区1的掺杂浓度为重掺杂浓度；
65.所述漂移区2的掺杂类型为n型掺杂，且所述漂移区2的掺杂浓度为轻掺杂浓度；
66.所述基体区3的掺杂类型为p型掺杂，且所述基体区3的掺杂浓度为中掺杂浓度；
67.所述屏蔽栅5和所述控制栅6的掺杂类型均为p型掺杂；所述屏蔽栅5和所述控制栅6的掺杂浓度均为重掺杂浓度。
68.需要说明的是，在实际应用过程中，所述屏蔽栅5和所述控制栅6的掺杂类型还可以为n型掺杂。
69.在本技术实施例中，轻掺杂浓度的取值范围为1
×
10
15
cm-3
至5
×
10
16
cm-3
；中掺杂浓度的取值范围为1
×
10
17
cm-3
至5
×
10
18
cm-3
；重掺杂浓度的取值范围为1
×
10
19
cm-3
至5
×
10
20
cm-3
。
70.本技术实施例提供了一种具有包围型源区的沟槽型功率半导体器件，其源区包括p型源区和n型源区，区别于现有的源区结构，即将p型源区与n型源区平行设置在基体区上，且p型源区与n型源区均分源区与基体区的相接面积的叉指条结构，本技术中，p型源区半包围n型源区形成包围型源区结构，扩大了雪崩电流通道的交界面，即分散雪崩电流流经到扩大的pn结面，使得器件在正向阻断或正向导通时，雪崩电流密度得到降低，有效地改善了功率半导体器件处于阻断或导通时雪崩电流的流向，从而在总雪崩电流固定的条件下，降低了流经p型源区的压降，即降低了源区pn结的并联电阻，抑制了寄生三极管的开启，进而提高最大雪崩耐量，提高了功率半导体器件的可靠性。
71.实施例二
72.基于上述实施例一所示的具有包围型源区的沟槽型功率半导体器件，本技术实施例提供了另一种具有包围型源区的沟槽型功率半导体器件，其部分基体区被漂移区替代，使得一部分雪崩电流也可以从漂移区直接流向p型源区。
73.以下结合附图详细描述本技术实施例的技术方案。
74.图3是本技术实施例示出的具有包围型源区的沟槽型功率半导体器件的另一结构示意图。
75.参见图3，所述具有包围型源区的沟槽型功率半导体器件，包括：
76.衬底区1、漂移区2、基体区3、源区4、屏蔽栅5、控制栅6、绝缘层7、源极、漏极8以及金属栅极；
77.所述漂移区2与所述衬底区1相接，以所述衬底区指向所述漂移区的方向为上方，所述基体区3和所述源区4依次设置在所述漂移区2上方；所述控制栅6和所述屏蔽栅5由上至下依次设置在所述漂移区2的侧方，并通过所述绝缘层7分别与所述漂移区2、所述基体区3和所述源区4相接；
78.所述源区4包括p型源区41和n型源区42；所述p型源区41设置在所述基体区3上方，所述n型源区42设置在所述p型源区41侧面与所述绝缘层7的相接处，所述n型源区42的一侧与所述绝缘层7相接，使得所述n型源区42被所述p型源区41半包围；
79.所述漂移区2具有第一顶面21、第二顶面22和第三顶面23；其中，所述第一顶面21、所述第二顶面22和所述第三顶面23与所述衬底区1的距离逐渐增加；
80.所述第一顶面21通过所述绝缘层7与所述屏蔽栅5的底面相接；所述第二顶面22与所述基体区3的底部相接；所述第三顶面23与所述源区4顶面平齐，使得所述基体区3和所述源区4均设置在所述漂移区2中所述第二顶面22与所述第三顶面23形成的下凹处。
81.传统的沟槽型功率半导体器件中，源区和基体区的宽度，与沟槽型功率半导体器件的宽度一致，而本技术实施例中，源区4和基体区3的宽度均小于沟槽型功率半导体器件的宽度，即源区4和基体区3仅覆盖部分的漂移区2，使得沟槽型功率半导体器件的顶部有部分漂移区2与p型源区41直接相接。
82.优选地，所述第二顶面22与所述第三顶面23的面积比为1:1，即本方案中，源区4和基体区3的宽度为沟槽型功率半导体器件宽度的一半。
83.需要说明的是，上述对于第二顶面22与第三顶面23的面积比的描述仅是本技术实施例中给出的一种示例，不构成对本技术的唯一限定。
84.本技术实施例提供了一种具有包围型源区的沟槽型功率半导体器件，其源区结构中p型源区半包围n型源区，通过分散雪崩电流流经到扩大的p型源区和n型源区的结面，降低了pn结的并联电阻，通过抑制寄生晶体管的开启，提升了雪崩耐量；用漂移区替代部分的基体区，进一步将总雪崩电流通过分流直接从漂移区流向p型源区，通过降低pn结的导通压降，使寄生三极管更难开启，从根本上提高了器件的最大雪崩耐量。
85.实施例三
86.与前述沟槽型功率半导体器件结构实施例相对应，本技术还提供了一种具有包围型源区的沟槽型功率半导体器件的制备方法及相应的实施例。
87.图4是本技术实施例示出的具有包围型源区的沟槽型功率半导体器件的制备方法的流程示意图。
88.参见图4，所述具有包围型源区的沟槽型功率半导体器件的制备方法，包括：
89.301、以半导体材料制作衬底区；
90.在本技术实施例中，以n型重掺杂半导体材料制备衬底区，即衬底区的掺杂类型为n型掺杂，且衬底区的掺杂浓度为重掺杂浓度。
91.302、在衬底区上外延形成漂移区；
92.在本技术实施例中，可以根据实际需求采用不同的外延工艺，包括但不限于：气相外延(vapour phase epitaxy，vpe)或化学气相沉积(chemical vapor deposition，cvd)。
93.303、在所述漂移区上以离子注入或扩散方式形成基体区；
94.离子注入工艺是对硅材料进行掺杂的过程，在实际应用过程中，将功率器件产品放在离子注入机的一端，掺杂离子源设置在离子注入机另一端。在掺杂离子源一端，掺杂体原子被离子化，从而带有一定的电荷，被电场加到超高速，穿过产品表层，利用原子的动量将掺杂原子注入功率器件，形成掺杂区。
95.扩散工艺是在硅材料表面掺入纯杂质原子的过程，在实际应用过程中，通常使用乙硼烷或磷烷作为离子源，采用间歇式扩散或替位式扩散的方式，将纯杂质原子掺入硅材料表面。
96.需要说明的是，本技术实施例对于基体区所采用的制备方式并没有严格的限定，在实际过程中，可以根据实际需求选用上述不同工艺完成基体区的制备。
97.304、在所述漂移区的一侧刻蚀沟槽；
98.在本技术实施例中，通过光刻工艺在所述漂移区的一侧刻蚀出沟槽，并通过湿法腐蚀或干法腐蚀对残留的光刻胶进行去除。
99.305、在所述沟槽内依次沉积氧化物、多晶硅、氧化物、多晶硅，形成绝缘层、屏蔽栅和控制栅；
100.在本技术实施例中，所述多晶硅为p型或n型重掺杂多晶硅。
101.306、在所述基体区上贴合所述绝缘层的位置局部掺杂形成n型源区，并在所述n型源区外围掺杂形成p型源区，使得所述n型源区被所述p型源区半包围；
102.在本技术实施例中，分别用n型重掺杂半导体材料和p型重掺杂半导体材料在所述基体区上制备n型源区和p型源区。
103.307、在所述p型源区和所述n型源区的上方制作源极；
104.308、在所述沟槽上方形成金属栅极；
105.309、在所述衬底区的底部制作漏极。
106.本技术提供了一种具有包围型源区的沟槽型功率半导体器件的制备方法，在基体区上贴合绝缘层的位置局部掺杂形成n型源区，并在n型源区外围掺杂形成p型源区，使得n型源区被p型源区半包围，从而扩大了雪崩电流通道的交界面，即分散雪崩电流流经到扩大的pn结面，使得器件在正向阻断或正向导通时，雪崩电流密度得到降低，有效地改善了功率半导体器件处于阻断或导通时雪崩电流的流向，从而在总雪崩电流固定的条件下，降低了流经p型源区的压降，即降低了源区pn结的并联电阻，抑制了寄生三极管的开启，进而提高最大雪崩耐量，提高了功率半导体器件的可靠性。
107.实施例四
108.与前述实施例二相对应，本技术还提供了一种具有包围型源区的沟槽型功率半导体器件的制备方法及相应的实施例。
109.图5为本技术实施例示出的具有包围型源区的沟槽型功率半导体器件的制备方法的另一流程示意图。
110.参见图5，所述具有包围型源区的沟槽型功率半导体器件的制备方法，包括：
111.401、以半导体材料制作衬底区；
112.在本技术实施例中，步骤401与上述实施例三中的步骤301内容一致，此处不再赘述。
113.402、在衬底区上外延形成漂移区；
114.在本技术实施例中，步骤402与上述实施例三中的步骤302内容一致，此处不再赘述。
115.403、在所述漂移区的第一区域上以离子注入或扩散方式局部掺杂形成所述基体区；
116.在本技术实施例中，第一区域的宽度小于漂移区的宽度。
117.404、在所述漂移区的第二区域上，采用与所述漂移区相同的半导体材料掺杂形成所述漂移区的第三顶面；
118.在本技术实施例中，所述第二区域的长边与第一区域的长边对齐相接，使得第一区域和第二区域结合覆盖漂移区的一条宽边，优选地，第一区域与第二区域的尺寸比例为1:1。
119.在本技术实施例中，步骤403与步骤404还可以用以下步骤代替：
120.对所述漂移区进行刻蚀形成所述漂移区的第二顶面；
121.在所述第二顶面上以离子注入或扩散方式形成所述基体区。
122.405、在所述基体区上贴合所述绝缘层的位置局部掺杂形成n型源区，并在所述n型源区外围掺杂形成p型源区，使得所述n型源区被所述p型源区半包围；
123.406、在所述漂移区的一侧刻蚀沟槽；
124.在本技术实施例中，步骤406与上述实施例三中的步骤304内容一致，此处不再赘述。
125.407、在所述沟槽内依次沉积氧化物、多晶硅、氧化物、多晶硅，形成绝缘层、屏蔽栅
和控制栅；
126.在本技术实施例中，步骤407与上述实施例三中的步骤305内容一致，此处不再赘述。
127.408、在所述p型源区和所述n型源区的上方制作源极；
128.409、在所述沟槽上方形成金属栅极；
129.410、在所述衬底区的底部制作漏极。
130.在本技术实施例中，步骤408至步骤410与上述实施例三中的步骤307至步骤309的内容一致，此处不再赘述。
131.本技术提供了一种具有包围型源区的沟槽型功率半导体器件的制备方法，在基体区上贴合绝缘层的位置局部掺杂形成n型源区，并在n型源区外围掺杂形成p型源区，使得n型源区被p型源区半包围，从而扩大了雪崩电流通道的交界面，使得器件在正向阻断或正向导通时，雪崩电流密度得到降低，改善了功率半导体器件处于阻断或导通时雪崩电流的流向，从而在总雪崩电流固定的条件下，降低了流经p型源区的压降，即降低了源区pn结的并联电阻，抑制了寄生三极管的开启，进而提高最大雪崩耐量；
132.另外，其用漂移区替代部分的基体区，进一步将总雪崩电流通过分流直接从漂移区流向p型源区，通过降低pn结的导通压降，使寄生三极管更难开启，从根本上提高了器件的最大雪崩耐量。
133.上文中已经参考附图详细描述了本技术的方案。在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其他实施例的相关描述。本领域技术人员也应该知悉，说明书中所涉及的动作和模块并不一定是本技术所必须的。另外，可以理解，本技术实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减，本技术实施例装置中的模块可以根据实际需要进行合并、划分和删减。
134.附图中的流程图和框图显示了根据本技术的多个实施例的系统和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标记的功能也可以以不同于附图中所标记的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
135.以上已经描述了本技术的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。