在逻辑工艺中集成高压CMOS的工艺集成方法与流程

在逻辑工艺中集成高压cmos的工艺集成方法
技术领域
1.本发明涉及一种半导体集成电路制造方法，特别涉及一种在逻辑工艺中集成高压cmos的工艺集成方法。


背景技术：

2.高压cmos技术是屏幕显示驱动芯片的制作工艺。其特点是，高压cmos器件需要与逻辑工艺集成，以实现高压驱动和逻辑信号处理的有机结合。
3.高压cmos器件的栅极和漏极都需要承受高压，因此需要有厚栅氧化层即厚栅氧化硅介质层，也需要有经过热推阱形成较均匀掺杂的漏端漂移区，这些都需要在工艺中引入大量的热过程。虽然这些热过程在逻辑器件制作前完成，但如果热过程发生在逻辑工艺的浅沟槽隔离(sti)之后，就会在有源区形成较大应力，引起有源区的缺陷和位错，造成器件的失效。
4.高压cmos的厚栅氧化硅的氧化工艺如果在sti之后完成，在sti的边缘区氧化速度偏慢，造成高压cmos的栅氧化层厚度不均匀，在id-vg曲线中有双峰出现，形成器件的高漏电流现象，id为漏极电流，vg为栅极电压。
5.高压cmos的低导通电阻要求其漂移区的sti的深度不宜太深，与先进逻辑工艺的sti深度不兼容。


技术实现要素：

6.本发明所要解决的技术问题是提供一种在逻辑工艺中集成高压cmos的工艺集成方法，能消除高压cmos所需要的热过程对有源区产生的应力并从而消除由应力产生的有源区缺陷，还能同时提高cmos的性能。
7.为解决上述技术问题，本发明提供的在逻辑工艺中集成高压cmos的工艺集成方法中逻辑器件的工作电压小于高压cmos的工作电压，包括如下步骤：
8.步骤一、在所述高压cmos的形成区域的选定区域的半导体衬底中形成第二导电类型掺杂的第一沟道区。
9.步骤二、在所述高压cmos的形成区域的选定区域的所述半导体衬底中形成第一导电类型掺杂的第一漂移区。
10.步骤三、进行第一次炉管热推阱，所述炉管热推阱具有第一热过程，所述第一热过程越多所述第一漂移区的掺杂均匀性越好，所述第一热过程增加到使所述第一漂移区的掺杂均匀性提高到满足所述高压cmos的耐压要求。
11.步骤四、采用第一次热氧化工艺在所述高压cmos的形成区域的所述半导体衬底表面形成高压栅氧化层，所述第一次热氧化工艺具有第二热过程，所述第二热过程越多，所述高压栅氧化层的厚度越厚，所述第二热过程增加到使所述高压栅氧化层满足所述高压cmos的耐压要求。
12.步骤五、形成浅沟槽隔离，所述浅沟槽隔离包括位于所述高压cmos的形成区域的
第一浅沟槽隔离和位于所述逻辑器件的形成区域中的第二浅沟槽隔离，利用形成所述浅沟槽隔离之前在所述高压cmos的形成区域中形成有所述高压栅氧化层的特点，使所述第一浅沟槽隔离的深度小于所述第二浅沟槽隔离的深度。
13.所述浅沟槽隔离所围区域的所述半导体衬底作为有源区，利用所述第一热过程和所述第二热过程都位于所述浅沟槽隔离形成工艺之前的特点，减少所述有源区所受到的应力并消除由于应力所产生的有源区缺陷。
14.所述第一次热氧化工艺放置在所述浅沟槽隔离的形成工艺之前则保证所述高压栅氧化层的厚度不会受到所述浅沟槽隔离的边缘影响,从而提升所述高压栅氧化层的均匀性。
15.步骤六、在所述逻辑器件的形成区域中完成栅极导电材料层的形成工艺之前的工艺，之后，同时在所述高压cmos的形成区域和所述逻辑器件的形成区域中形成栅极导电材料层。
16.步骤七、进行第一导电类型重掺杂的源漏注入同时在所述高压cmos的形成区域和所述逻辑器件的形成区域形成源漏区。
17.进一步的改进是，所述逻辑器件包括中压cmos和低压cmos，所述中压cmos的工作电压小于高压cmos的工作电压以及所述中压cmos的工作电压大于低压cmos的工作电压。
18.进一步的改进是，所述中压cmos的中压栅氧化层采用第二次热氧化工艺形成，且所述第二次热氧化工艺放置在步骤四的所述第一次热氧化工艺之后以及步骤五的所述浅沟槽隔离形成工艺之前；所述中压栅氧化层的厚度薄于所述高压栅氧化层的厚度。
19.所述第二次热氧化工艺具有第三热过程，利用所述第三热过程位于所述浅沟槽隔离形成工艺之前的特点，减少所述有源区所受到的应力并消除由于应力所产生的有源区缺陷。
20.同时利用所述第二次热氧化工艺放置在所述浅沟槽隔离的形成工艺之前来保证所述中压栅氧化层的厚度不会受到所述浅沟槽隔离的边缘影响,从而提升所述中压栅氧化层的均匀性。
21.进一步的改进是，步骤六包括如下分步骤：
22.步骤61、在所述中压cmos的形成区域中形成所述中压cmos的具有第二导电类型掺杂的第二沟道区。
23.步骤62、在所述低压cmos的形成区域中形成所述低压cmos的具有第二导电类型掺杂的第三沟道区。
24.步骤63、去除所述低压cmos的形成区域中的所述中压栅氧化层。
25.步骤64、进行第三次热氧化工艺在所述低压cmos的形成区域的所述半导体衬底表面形成低压栅氧化层。
26.步骤65、形成所述栅极导电材料层并对所述栅极导电材料层进行图形化刻蚀，将图形化后的所述栅极导电材料层所覆盖区域外的所述高压栅氧化层、所述中压栅氧化层和所述低压栅氧化层去除。
27.进一步的改进是，所述栅极导电材料层采用多晶硅栅。
28.进一步的改进是，所述半导体衬底包括硅衬底。
29.进一步的改进是，所述高压cmos包括高压nmos和高压pmos。
30.对于所述高压nmos，第一导电类型为n型，第二导电类型为p型。
31.对于所述高压pmos，第一导电类型为p型，第二导电类型为n型。
32.进一步的改进是，步骤一中，所述高压nmos的所述第一沟道区和所述高压pmos的所述第一沟道区分开进行。
33.步骤二中，所述高压nmos的所述第一漂移区和所述高压pmos的所述第一漂移区分开进行。
34.进一步的改进是，步骤三和步骤四中，所述高压nmos和所述高压pmos的形成区域的工艺同时进行。
35.进一步的改进是，所述中压cmos包括中压nmos和中压pmos；
36.对于所述中压nmos，第一导电类型为n型，第二导电类型为p型；
37.对于所述中压pmos，第一导电类型为p型，第二导电类型为n型。
38.进一步的改进是，步骤61中，所述中压nmos的所述第二沟道区和所述中压pmos的所述第二沟道区分开进行。
39.进一步的改进是，所述低压cmos包括低压nmos和低压pmos；
40.对于所述低压nmos，第一导电类型为n型，第二导电类型为p型；
41.对于所述低压pmos，第一导电类型为p型，第二导电类型为n型。
42.进一步的改进是，步骤62中，所述低压nmos的所述第三沟道区和所述低压pmos的所述第三沟道区分开进行。
43.进一步的改进是，步骤64中，所述低压nmos和所述低压pmos的形成区域的工艺同时进行。
44.进一步的改进是，屏幕显示驱动芯片中采用所述高压cmos。
45.本发明对逻辑器件和高压cmos的集成工艺中的工艺顺序做了特别的设置，将高压cmos中为满足高压cmos的耐压性能而必须采用的热过程即第一热过程和第二热过程都放置在浅沟槽隔离的形成工艺之前，这样就能避免在第一热过程和第二热过程中会出现有源区和浅沟槽隔离的不同材料的热膨胀系数不同而出现的应力，从而能消除有源区受到应力作用而产生缺陷和位错。
46.同时，本发明高压cmos所需要的热过程如第一热过程和第二热过程由于不会受到对有源区产生不利影响的限制，故第一热过程和第二热过程都能充分进行，从而能使得第一漂移区的掺杂均匀性得到充分提升，高压栅氧化层的厚度也能增加到耐压要求值，最后能提升高压cmos的耐压性能。
47.另外，本发明的第一次热氧化工艺由于放置在浅沟槽隔离形成之前，能防止出现浅沟槽隔离边缘对高压栅氧化层的厚度降低的情形，最后能使高压栅氧化层在各区域的厚度均匀，从而能提升高压栅氧化层的质量。
48.另外，本发明的高压栅氧化层形成在浅沟槽隔离之前，这样在浅沟槽隔离形成过程中，采用相同的刻蚀工艺形成浅沟槽时，形成有高压栅氧化层的区域和未形成高压栅氧化层的区域会得到不同的浅沟槽深度，且高压栅氧化层的区域的浅沟槽的深度会更浅，所以高压cmos的浅沟槽隔离即第一浅沟槽隔离的深度会更浅，这和高压cmos对设置在漂移区中的第一浅沟槽隔离的深度要求相符合，因为这有利于降低导通电阻，故本发明能节省制造不同深度的浅沟槽隔离的工艺成本。
附图说明
49.下面结合附图和具体实施方式对本发明作进一步详细的说明：
50.图1是本发明实施例在逻辑工艺中集成高压cmos的工艺集成方法的流程图；
51.图2a-图2n是本发明实施例在逻辑工艺中集成高压cmos的工艺集成方法各步骤中的器件结构示意图。
具体实施方式
52.如图1所示，是本发明实施例在逻辑工艺中集成高压cmos的工艺集成方法的流程图；如图2a至图2n所示，是本发明实施例在逻辑工艺中集成高压cmos的工艺集成方法各步骤中的器件结构示意图；本发明实施例在逻辑工艺中集成高压cmos的工艺集成方法中逻辑器件的工作电压小于高压cmos的工作电压，包括如下步骤：
53.步骤一、如图2a所示，在所述高压cmos的形成区域201的选定区域的半导体衬底101中形成第二导电类型掺杂的第一沟道区102。所述高压cmos的形成区域201在图2c中用大括号标出。
54.本发明实施例中，所述半导体衬底101包括硅衬底。
55.步骤二、如图2b所示，在所述高压cmos的形成区域201的选定区域的所述半导体衬底101中形成第一导电类型掺杂的第一漂移区103。
56.步骤三、如图2b所示，进行第一次炉管热推阱，所述炉管热推阱具有第一热过程，所述第一热过程越多所述第一漂移区103的掺杂均匀性越好，所述第一热过程增加到使所述第一漂移区103的掺杂均匀性提高到满足所述高压cmos的耐压要求。
57.步骤四、如图2d所示，采用第一次热氧化工艺在所述高压cmos的形成区域201的所述半导体衬底101表面形成高压栅氧化层104a，所述第一次热氧化工艺具有第二热过程，所述第二热过程越多，所述高压栅氧化层104a的厚度越厚，所述第二热过程增加到使所述高压栅氧化层104a满足所述高压cmos的耐压要求。
58.如图2c所示，在进行所述第一次热氧化工艺之前，还包括形成第一硬质掩膜层103并对所述第一硬质掩膜层103进行图形化的步骤，图形化后的所述第一硬质掩膜层103将所述高压cmos的形成区域201打开。
59.本发明实施例中，所述逻辑器件包括中压cmos和低压cmos，所述中压cmos的工作电压小于高压cmos的工作电压以及所述中压cmos的工作电压大于低压cmos的工作电压。
60.如图2e所示，所述中压cmos的中压栅氧化层104b采用第二次热氧化工艺形成，且所述第二次热氧化工艺放置在所述第一次热氧化工艺之后以及后续步骤五的所述浅沟槽隔离形成工艺之前；所述中压栅氧化层104b的厚度薄于所述高压栅氧化层104a的厚度。
61.所述第二次热氧化工艺具有第三热过程。
62.步骤五、如图2i所示，形成浅沟槽隔离，所述浅沟槽隔离包括位于所述高压cmos的形成区域201的第一浅沟槽隔离106a和位于所述逻辑器件的形成区域中的第二浅沟槽隔离106b，利用形成所述浅沟槽隔离之前在所述高压cmos的形成区域201中形成有所述高压栅氧化层104a的特点，使所述第一浅沟槽隔离106a的深度小于所述第二浅沟槽隔离106b的深度。
63.所述浅沟槽隔离所围区域的所述半导体衬底101作为有源区，利用所述第一热过
程和所述第二热过程都位于所述浅沟槽隔离形成工艺之前的特点，减少所述有源区所受到的应力并消除由于应力所产生的有源区缺陷。同时，本发明实施例中，还利用所述第三热过程位于所述浅沟槽隔离形成工艺之前的特点，进一步减少所述有源区所受到的应力并消除由于应力所产生的有源区缺陷。
64.所述第一次热氧化工艺放置在所述浅沟槽隔离的形成工艺之前则保证所述高压栅氧化层104a的厚度不会受到所述浅沟槽隔离的边缘影响,从而提升所述高压栅氧化层104a的均匀性。同样，本发明实施例中，利用所述第二次热氧化工艺放置在所述浅沟槽隔离的形成工艺之前来保证所述中压栅氧化层104b的厚度不会受到所述浅沟槽隔离的边缘影响,从而提升所述中压栅氧化层104b的均匀性。
65.本发明实施例中，形成浅沟槽隔离的步骤包括如下分步骤：
66.如图2f所示，形成第二硬质掩膜层302。第二硬质掩膜层302通常采用氮化硅，而所述高压栅氧化层104a和所述中压栅氧化层104b则作为所述第二硬质掩膜层302的氮化硅和所述半导体衬底101之间的缓冲层。
67.如图2g所示，对所述第二硬质掩膜层302进行图形化刻蚀。通常包括，采用光刻工艺定义出所述浅沟槽隔离的形成区域，之后根据光刻定义对所述第二硬质掩膜层302进行刻蚀将所述浅沟槽隔离的形成区域打开。
68.如图2h所示，以图形化后的所述第二硬质掩膜层302为掩膜对底部的氧化层如所述高压栅氧化层104a或所述中压栅氧化层104b以及所述半导体衬底101进行刻蚀形成浅沟槽105a和105b。由于所述高压栅氧化层104a和所述中压栅氧化层104b之间具有不同的厚度，故浅沟槽105a和105b之间具有不同的深度。
69.如图2i所示，在所述浅沟槽105a和105b中填充场氧分别形成所述第一浅沟槽隔离106a和所述第二浅沟槽隔离106b。
70.之后，去除所述第二硬质掩膜层302。
71.步骤六、在所述逻辑器件的形成区域中完成栅极导电材料层109的形成工艺之前的工艺。之后，如图2m所示，同时在所述高压cmos的形成区域201和所述逻辑器件的形成区域中形成栅极导电材料层109。
72.本发明实施例中，步骤六包括如下分步骤：
73.步骤61、如图2j所示，在所述中压cmos的形成区域202a中形成所述中压cmos的具有第二导电类型掺杂的第二沟道区107。
74.步骤62、如图2k所示，在所述低压cmos的形成区域202b中形成所述低压cmos的具有第二导电类型掺杂的第三沟道区108。
75.步骤63、如图2l所示，去除所述低压cmos的形成区域202b中的所述中压栅氧化层104b。
76.步骤64、如图2l所示，进行第三次热氧化工艺在所述低压cmos的形成区域202b的所述半导体衬底101表面形成低压栅氧化层202c。
77.步骤65、形成所述栅极导电材料层109并对所述栅极导电材料层109进行图形化刻蚀，将图形化后的所述栅极导电材料层109所覆盖区域外的所述高压栅氧化层104a、所述中压栅氧化层104b和所述低压栅氧化层202c去除。
78.较佳为，所述栅极导电材料层109采用多晶硅栅。
79.步骤七、如图2n所示，进行第一导电类型重掺杂的源漏注入同时在所述高压cmos的形成区域201和所述逻辑器件的形成区域形成源漏区110。
80.本发明实施例中，所述高压cmos包括高压nmos和高压pmos。
81.对于所述高压nmos，第一导电类型为n型，第二导电类型为p型。
82.对于所述高压pmos，第一导电类型为p型，第二导电类型为n型。
83.步骤一中，所述高压nmos的所述第一沟道区102和所述高压pmos的所述第一沟道区102分开进行。
84.步骤二中，所述高压nmos的所述第一漂移区103和所述高压pmos的所述第一漂移区103分开进行。
85.步骤三和步骤四中，所述高压nmos和所述高压pmos的形成区域的工艺同时进行。
86.所述中压cmos包括中压nmos和中压pmos；
87.对于所述中压nmos，第一导电类型为n型，第二导电类型为p型；
88.对于所述中压pmos，第一导电类型为p型，第二导电类型为n型。
89.步骤61中，所述中压nmos的所述第二沟道区107和所述中压pmos的所述第二沟道区107分开进行。
90.所述低压cmos包括低压nmos和低压pmos；
91.对于所述低压nmos，第一导电类型为n型，第二导电类型为p型；
92.对于所述低压pmos，第一导电类型为p型，第二导电类型为n型。
93.步骤62中，所述低压nmos的所述第三沟道区108和所述低压pmos的所述第三沟道区108分开进行。
94.步骤64中，所述低压nmos和所述低压pmos的形成区域的工艺同时进行。
95.本发明实施例中，所述高压cmos应用于屏幕显示驱动芯片中。
96.本发明实施例对逻辑器件和高压cmos的集成工艺中的工艺顺序做了特别的设置，将高压cmos中为满足高压cmos的耐压性能而必须采用的热过程即第一热过程和第二热过程都放置在浅沟槽隔离的形成工艺之前，这样就能避免在第一热过程和第二热过程中会出现有源区和浅沟槽隔离的不同材料的热膨胀系数不同而出现的应力，从而能消除有源区受到应力作用而产生缺陷和位错。
97.同时，本发明实施例高压cmos所需要的热过程如第一热过程和第二热过程由于不会受到对有源区产生不利影响的限制，故第一热过程和第二热过程都能充分进行，从而能使得第一漂移区103的掺杂均匀性得到充分提升，高压栅氧化层104a的厚度也能增加到耐压要求值，最后能提升高压cmos的耐压性能。
98.另外，本发明实施例的第一次热氧化工艺由于放置在浅沟槽隔离形成之前，能防止出现浅沟槽隔离边缘对高压栅氧化层104a的厚度降低的情形，最后能使高压栅氧化层104a在各区域的厚度均匀，从而能提升高压栅氧化层104a的质量。
99.另外，本发明实施例的高压栅氧化层104a形成在浅沟槽隔离之前，这样在浅沟槽隔离形成过程中，采用相同的刻蚀工艺形成浅沟槽时，形成有高压栅氧化层104a的区域和未形成高压栅氧化层104a的区域会得到不同的浅沟槽深度，且高压栅氧化层104a的区域的浅沟槽的深度会更浅，所以高压cmos的浅沟槽隔离即第一浅沟槽隔离106a的深度会更浅，这和高压cmos对设置在漂移区中的第一浅沟槽隔离106a的深度要求相符合，因为这有利于
降低导通电阻，故本发明实施例能节省制造不同深度的浅沟槽隔离的工艺成本。
100.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。